[发明专利]移位寄存器、栅极驱动电路及显示装置

说明书

技术领域

本发明涉及显示技术领域，具体涉及一种移位寄存器、栅极驱动电路及显示装置。

背景技术

液晶显示器驱动电路主要包括栅极驱动电路和数据驱动电路，其中，栅极驱动电路将输入的时钟信号通过移位寄存器转换后加载至液晶面板的栅线上。栅极驱动电路与薄膜晶体管采用相同工艺形成，并与薄膜晶体管一起同时形成在液晶面板上。栅极驱动电路包括具有多级的移位寄存器，每级均连接到相应的栅极线以输出栅极驱动信号。栅极驱动电路的各级彼此相连，起始信号输入至各级中的第一级，并顺序地将栅极驱动信号输出至栅极线，其中前级的输入端连接到上一级的输出端，并且下一级的输出端连接到前级的控制端。

图1示出了现有技术中移位寄存器的电路示意图，图2示出了图1所示的移位寄存器的逻辑时序示意图。从图2可以看出，下拉节点P3处的电压在不断地变化，从而导致栅极驱动电路功耗增大且降噪不足。同时，由于栅极驱动电路中晶体管自身阈值电压的漂移及相邻晶体管的干扰可能造成移位寄存器信号输出错误及自身寿命下降。

发明内容

本发明所要解决的技术问题是栅极驱动电路功耗大且降噪不足的问题。

为此目的，本发明提出了一种移位寄存器，包括输入模块、输出模块和复位模块，其中：所述输入模块连接输入端，并且响应于所述输入端的输入信号，将高电平提供给上拉节点，其中所述上拉节点是所述输入模块、所述输出模块和所述复位模块的连接节点；所述输出模块连接时钟信号，并响应于所述上拉节点的电压信号，将所述时钟信号提供给输出端；所述复位模块连接复位端，并响应于所述复位端的复位信号，将所述高电平提供给下拉节点，其中所述下拉节点是所述输入模块与所述复位模块的连接节点。

优选地，所述输入模块包括第一晶体管和第六晶体管，其中：所述第一晶体管的源极连接所述高电平，漏极连接所述上拉节点，栅极连接所述输入端和所述第六晶体管的栅极；所述第六晶体管的源极连接所述下拉节点，漏极连接低电平，栅极连接所述输入端和所述第一晶体管的栅极。

优选地，所述输出模块包括第二晶体管和第一电容，其中：所述第二晶体管的源极连接所述时钟信号，漏极连接所述输出端和所述第一电容的负极板，栅极连接所述上拉节点和所述第一电容的正极板；所述第一电容的正极板连接所述上拉节点和所述第二晶体管的栅极，所述第一电容的负极板连接所述输出端和所述第二晶体管的漏极。

优选地，所述复位模块包括第三晶体管、第四晶体管、第五晶体管和第二电容，其中：所述第三晶体管的源极连接所述输出端，漏极连接所述低电平、所述第四晶体管的漏极和所述第二电容的负极板，栅极连接所述下拉节点、所述第四晶体管的栅极、所述第五晶体管的漏极和所述第二电容的正极板；所述第四晶体管的源极连接所述上拉节点，漏极连接所述低电平、所述第三晶体管的漏极和所述第二电容的负极板，栅极连接所述下拉节点、所述第三晶体管的栅极、所述第五晶体管的漏极和所述第二电容的正极板；所述第五晶体管的源极连接所述高电平，漏极连接所述下拉节点、所述第三晶体管的栅极、所述第四晶体管的栅极和所述第二电容的正极板，栅极连接所述复位端；所述第二电容的正极板连接所述下拉节点、所述第三晶体管的栅极、所述第四晶体管的栅极和所述第五晶体管的漏极，所述第二电容的负极板连接所述低电平、所述第三晶体管的漏极和所述第四晶体管的漏极。

优选地，所述晶体管为薄膜晶体管。

优选地，所述薄膜晶体管是N型薄膜晶体管。

本发明还提出了一种栅极驱动电路，包括级联的各级上述移位寄存器，其中：第一级移位寄存器的输入端连接起始信号，复位端连接到第二级移位寄存器的输出端；第一级移位寄存器外的其余各级移位寄存器的输入端连接到上一级移位寄存器的输出端，复位端连接到下一级移位寄存器的输出端。

本发明进一步提出了一种显示装置，包括上述栅极驱动电路。

通过采用本发明所公开移位寄存器、栅极驱动电路及显示装置，其移位寄存器在原有信号传递功能的基础上采用较少的晶体管，不仅有效的抑制了由晶体管自身阈值电压的漂移和相邻晶体管的干扰等可能造成的输出错误，而且电路结构元件较少，易于实现液晶显示器窄边框化，更降低了驱动电路和显示装置的功耗。

附图说明

通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：

图1示出了现有技术中移位寄存器的电路示意图；

图2示出了图1所示的移位寄存器的逻辑时序示意图；

图3示出了根据本发明实施例的移位寄存器的电路示意图；