[发明专利]一种用于PLL频率综合器中的锁定检测器

说明书

技术领域

本发明涉及一种用于PLL频率综合器中的锁定检测器。

背景技术

锁定检测是锁相环（PLL）等射频集成电路中很常见且普遍使用的一种功能。如在低功耗应用中，通常用PLL的锁定检测输出作为开启其他模块的控制信号，即PLL未锁定时关断其他模块以降低功耗。而在快速锁定应用中如跳频系统里，PLL锁定检测输出通常用于动态环路带宽的控制，即PLL在频率捕获过程中采用宽的环路带宽以加快锁定过程，而检测到即将锁定时，自动切换到窄的环路带宽以保持良好的噪声与杂散性能。锁相环的锁定检测技术一般包含模拟检测和数字检测两种。

模拟检测通常将锁定信息转换为模拟信号，进而通过检测模拟信号来判断是否锁定。如文献“Lock detector with stable parameters”（Design and Test Workshop(IDT),20094^th International.China:Sichuan，2009：1-4.)提出的模拟锁定检测器，通过鉴相器的输出脉宽与输入参考和反馈分频之间相位差成正比的脉冲信号，然后通过低通滤波器将相位差转变为直流电压，最后对转换电压与参考电压进行比较而得出判断结果。其缺点是模拟检测器须使用带宽远低于脉冲频率的窄带低通滤波器，以防止电源干扰引起误判，因此难以片上集成。

数字锁定检测器将锁定信息转换为数字量，然后判断是否锁定。如文献“Fast locking PLL with all-digital lock-aid circuit”（EDSSC2010），文献“A fast Locking PLL With Phase Error Detector”（EDSSC2005）及文献“A low-noise fast-settling PLL frequency synthesizer for CDMA receiver”（System-on-Chip，2004.Proceedings.2004International Symposium,16-18Nov.2004）中均采用了一种相同结构的数字锁定检测器来实现动态控制环路带宽以加快锁定过程。该结构如附图1所示，它包含两组延时单元（T、2T）、两组D触发器（DFF1、DFF2）和一个与门AND。两个输入信号分别为压控振荡器的输出反馈Fvco和参考输入Fref，其中Fvco经一倍延时T后分别连到D触发器DFF1、DFF2的数据输入端，而Fref连接到DFF1的时钟端CK，同时Fref经两倍延时2T后连接到DFF2的时钟端CK，最后将DFF1的QN和DFF2的Q输出分别连到与门AND输入端，AND的输出为锁定检测输出LDout。这样当Fref与Fvco的相位差小于T时，LDout输出“高”。该结构的缺点主要包括：一是延时单元依赖于工艺、电源电压及温度，很难设计固定延时的电路；二是延时必须小于信号脉宽，即鉴相频率不能太高。数字锁定检测还常采用计数器的方式实现，如文献“A2.5Gbps CMOS clock and data recovery circuit with a1/4rate linear phase detector and lock detector”(Mixed Design International conference.Poland:Gdgnia,2006:175-178)中提出的数字锁定检测器使用参考时钟和反馈时钟进行同步计数，然后根据计数值作出判定。该方法原理简单，易在芯片中集成，但检测精度与计数值大小成正比，虽然采用较大的计数值能够提高检测精度，却使得检测时间变得很长。

发明内容

本发明所要求解决的技术问题是提供一种结构简单、易于片上集成、使用方便的用于PLL频率综合器中的锁定检测器，能够同时输出模拟锁定检测信号和数字锁定检测信号；在很宽的鉴相频率下都能够进行锁定检测，且检测时间和检测精度均可配置。

本发明包括如下技术方案：

一种用于PLL频率综合器中的锁定检测器，包括数字锁定检测器和模拟锁定检测器；数字锁定检测器包含鉴相脉冲宽度检测器、鉴相脉冲周期数检测器、反相器INV3及D触发器DFF4；模拟锁定检测器的两输入端与PLL频率综合器的鉴频鉴相器输出的UP信号、DOWN信号相连；模拟锁定检测器用于输出鉴相脉冲信号W1和模拟锁定检测信号ALD_output；