[发明专利]数据训练器件

说明书

一种数据训练器件，包括：训练控制块，所述训练控制块被配置成当根据模式寄存器写入命令执行写入训练操作时随着字线被去激活而将用于驱动位线感测放大器的驱动信号激活；以及位线感测放大器，所述位线感测放大器被配置成根据来自训练控制块的驱动信号来存储训练数据。

相关申请的交叉引用

本申请要求2013年9月10日向韩国知识产权局提交的申请号为10-2013-0108444的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例总体而言涉及一种数据训练器件，更具体而言，涉及一种通过利用位线感测放大器来改善写入训练精度的技术。

背景技术

半导体存储器件已经不断在发展以增大集成度并且提高操作速度。为了提高操作速度，已经公开了一种所谓的同步型半导体存储器件，其能够与从存储器芯片的外部提供的时钟同步操作。

DDR（双倍数据速率）同步型存储器件采用在一个时钟周期期间处理两段数据（即，每段数据1比特或更多）的方案。在DDR同步型存储器件的每个数据输入/输出引脚中，与从外部输入的时钟的上升沿和下降沿同步地连续输入和输出两段数据。因此，由于可以实现为传统的SDR同步型存储器件至少两倍宽的带宽而不增加时钟频率，所以可以实现高速操作至相应的程度。

在用低电源电压操作的低功耗DDR同步型存储器件中，重要的是减小电流损耗。为此，在低功耗DDR同步型存储器件中，内部时钟应当仅在必然需要的时段被使能，以便减小操作电流。

也就是说，在传统的低功耗DDR同步型存储器件中，在利用芯片选择信号的设定时间施加命令之后，内部时钟仅在合适的时间被使能，而在其他的时段被禁止以减小操作电流。为此，仅当数据时钟的上升沿和下降沿在数据有效窗内时，半导体存储器件可以被精确地输入数据。然而，随着存储器件的操作频率逐步地增大，芯片选择信号以逐步变得更短的设定和保持时间被施加。

半导体器件包括数据训练器件，数据训练器件用于接收预定的输入数据，并且控制预定的数据的设定和保持时间。当从半导体存储器件（例如，DRAM）中读取数据、和将数据写入半导体存储器件时，执行数据训练以控制数据之间的倾斜。

这种数据训练器件被提供用于要输入的每段数据，并且执行控制每段数据的设定时间和保持时间相对于时钟在合适的范围内的功能。这里，数据训练指一种调整和控制数据与时钟（数据选通信号）之间的设定时间和保持时间的操作。

然而，即使关于从数据引脚输入的每个数据的设定时间和保持时间被精确地设定，但是在半导体器件以较高速度操作或者在每个数据通道中发生倾斜的情况下，数据的设定时间和保持时间可能超出合适的范围。

换言之，在传送数据时钟和数据的过程中，由于物理延迟因素，所以数据时钟的上升沿和下降沿可能不在数据的有效窗内。在这种情况下，半导体存储器件会被输入错误的数据。具体地，由于在高速操作系统中数据的有效窗（UI）逐步地减小、而数据量增大，所以稳定的数据传送变得困难。

因而，在高速操作规范中，已经使用了如下方法，其中数据被锁存在DQ缓冲器的输出端子中而不通过用于控制设定时间或保持时间的电路。在这种结构中，在DQ数据快而DQS（数据选通信号）慢的情况下，需要写入训练来将DQ数据与DQS点对准。

发明内容

本文描述了一种数据训练器件，所述数据训练器件能在写入训练操作中将各种数据模式存储在位线感测放大器中，由此精确地确保数据窗。

在本发明的一个实施例中，一种数据训练器件包括：训练控制块，被配置成当根据模式寄存器写入命令执行写入训练操作时，随着字线被去激活而将用于驱动位线感测放大器的驱动信号激活；以及位线感测放大器，被配置成根据来自训练控制块的驱动信号来存储训练数据。