[发明专利]一种基于FPGA实现CY7C68013通信的方法

权利要求书

1.一种基于FPGA实现CY7C68013通信的方法，用于FPGA与USB芯片CY7C68013之间的通信，其特征在于，在FPGA内部增加fifo（first in first out）用于缓存数据，防止数据丢失；配合状态机的控制，实现优先级高的数据优先传输的功能；

FPGA内部电路包括FPGA接口模块及调制解调，数据处理模块；

    所述FPGA接口模块的内部包括三个数据接口， 用于FPGA与CY7C68013芯片的通信，二者通过CY7C68013芯片的数据端口进行通信，每次通信传输16bit数据；

FPGA与CY7C68013芯片之间的通信接口采用如下定义:

CY_DATA[15:0] : 数据通路；

FLAGB : CY7C68013芯片内部fifo满状态标志；

FLAGC : CY7C68013芯片内部fifo空状态标志；

SLWR_N : 写控制信号，低电平有效；

PKTEND_N：写数据完成标志，低电平有效；

SLRD_N : 读控制信号，低电平有效；

SLOE_N: 可输出标志，低电平有效；

ADR[1:0]: CY7C68013芯片内部的RAM地址；

所述CY7C68013芯片工作在slave fifo模式下，USB接口模块主要由控制电路，状态机组成，其中控制电路用于产生读写控制信号；状态机用于控制执行发送和接收数据；

   PGA接口模块通过三个数据接口与CY7C68013芯片通信，分别有三种数据需要传输：A：由FPGA发送给CY7C68013芯片的数据；B：由FPGA发送给CY7C68013芯片的命令；C：由CY7C68013芯片发送给FPGA的命令；他们的优先级为：BCA；

    PGA接口模块控制时序包括：

   Ⅰ部分为当FPGA to CY info fifo非空，且CY7C68013芯片的地址指向内部相应的ram且该ram不满，则传输由FPGA发送给CY7C68013芯片的命令；此时SLWR_N为低电平，写有效，当数据传输完成后，PKTEND_N信号为低电平表示数据传输完毕；

   Ⅱ部分为当CY to FPGA info fifo非满，且CY7C68013芯片相应ram非空，此时FPGA to CY info fifo为空，则传输由CY7C68013芯片发送给FPGA的命令；此时SLRD_N信号为低电平，读有效，同时SLOE_N信号比SLRD_N信号早拉低一个时钟周期，保证满足由CY7C68013芯片的时序要求；

   Ⅲ部分为当FPGA to CY data fifo非空，FPGA to CY info fifo为空，CY to FPGA info fifo为满，并且CY7C68013芯片相应的ram不满，则传输由FPGA发送给CY7C68013芯片的数据；此时SLWR_N为低电平，写有效，当数据传输完成后，PKTEND_N信号为低电平表示数据传输完毕。