[发明专利]一种TD-LTE网络优化设备的同步检测方法

说明书

 

技术领域

本发明属于通信技术领域，特别涉及一种TD-LTE网络优化设备的同步检测方法。

背景技术

TD-LTE制式是时分双工模式，上下行共用同一频段，因此，TD-LTE网络优化设备要正常工作，首先必须从基站信号中获取同步信息，完成时钟和帧信号同步后，对上下行信号进行准确开关，保证上下行信号能完整通过网络优化设备进行放大。

    目前TD-LTE网络优化设备的同步方式主要有两种：GPS同步和解调同步，采用GPS同步方法，首先增加了系统成本，特别是LTE的modem目前价格比较贵；采用现有技术最终形成产品时，GPS或是modem都需要放置在机箱内，这样会增加机箱尺寸，以及增加供电、射频耦合连线，结构不紧凑。其次，网络优化设备的安装位置必须满足GPS能够正常同步的要求，这样在某些室内覆盖的场景就无法应用，在某些恶劣条件下当GPS无法接收到信号时也会导致设备无法工作；解调同步的方法主要是采用带有TD-LTE基带处理芯片的modem实现，modem耦合一部分输入信号完成同步后，直接输出开关信号供设备使用。目前现有TD-LTE基带芯片成本较高，同样增加了系统成本。

发明内容

针对背景技术存在的问题，本发明提出了一种TD-LTE网络优化设备的同步检测方法。利用该方法，可以充分利用现有网络优化设备的硬件（主要是FPGA和CPU），来完成与基站同步。由于CPU不是专用的信号处理芯片，在进行大量数据处理时延时较大（计算一次SSS耗时在秒级），而LTE半帧长度为5ms，不能做到实时处理，本方法采用异步计算的方法，降低了对实时性的要求。这样，系统成本降低，结构更加紧凑，本发明不需要增加其他硬件，因此相比现有技术而言，本发明成本降低；本发明不需要GPS或是modem，机箱内只需要给单盘供电即可，因此结构可以做的很紧凑。

本发明解决上述技术问题采用的技术方案是：

步骤1、近端接入单元（以下简称近端）FPGA对AD采集到的数字中频信号进行下变频操作，将采样速率由122.88M降低至1.92M，频率搬移到零频；

步骤2、近端FPGA将步骤1产生的下变频数据与存储在FPGA内部的3组ZC序列分别进行相关运算，得到3组相关计算值；找出其中最大相关值对应的索引，即可确定5ms帧中PSS位置，得到5ms帧头指示；

步骤3、近端FPGA根据PSS的位置找到同一半帧中SSS数据在时域上的起始和结束点，将SSS数据存储在RAM中，同时也存储相同半帧中的PSS数据，存储完完整的SSS和PSS数据后，通知CPU进行读取；并假定该PSS所在的半帧为前半帧，按照该假定得到半帧指示；

步骤4、CPU对接收到的数据进行CP判定，获取CP长度，计算小数倍和整数倍频率偏差，并进行频偏校正；通过PSS进行信道估计并进行信道补偿，判断出当前SSS属于前5ms还是后5ms，将结果告知FPGA，如果计算结果为前半帧，则假定正确， 半帧指示不变；如果计算结果为后半帧，则假定错误，，半帧指示取反；根据5ms帧头指示和半帧指示，得到10ms帧头指示；

步骤5、近端FPGA根据CPU设置的上下行子帧切换点配置和10ms帧头指示得到开关信号，将开关信号实时映射到CPRI帧中传递给远端射频单元，到远端射频单元后再恢复出开关信号，远端射频单元收到开关信号后再做时延调整，用于补偿上变频操作引入的时延，得到最终用于控制射频开关的开关信号；

步骤6、重复步骤1-5，不停刷新同步状态，确保本地开关信号能够及时跟踪输入信号的变化。

所述步骤1具体过程如下，

FPGA将AD采集的数字中频信号进行混频、滤波和4倍抽取，再分成2路，一路送至CPRI成帧模块进行IQ信号映射，一路送至FPGA内部同步模块； 

FPGA内部的同步模块对数据进行16倍抽取和滤波，得到码片速率为1.92M的零频数据，将频域中心的6个RB的数据取出； 

所述步骤4包括以下步骤，

步骤4.1、CPU读取步骤3中FPGA存储的SSS和PSS数据，并将其缓存在CPU外接的SDRAM中，然后CPU分别按照常规和扩展两种情况对应的数据长度，取出CP数据和对应的SSS数据中CP复制数据；分别计算两种情况下，CP与该OFDM符号内CP复制部分的相关值与CP复制部分能量的比值，比较两种情况下的比值的大小，比值较大者为当前CP模式； 

步骤4.2、CPU计算小数倍频偏和整数倍频偏，并进行频偏校正；