[发明专利]一种时钟相位校正电路

说明书

技术领域

本发明属于时钟校正技术领域，尤其涉及一种时钟相位校正电路。

背景技术

目前，在数据通信系统中，随着数据传输速率的逐步提高，采样时钟的同步传递越来越困难，这就需要将时钟信号通过特殊的编码方式嵌入到数据信号中。因此，当前的高速串行通信系统的接口电路（如：PCIE接口电路、USB接口电路）中，均使用一组差分线来同时传输时钟信号和数据信号。

为了从数据信号中提取时钟信号，现有技术提供了一种时钟与数据恢复系统，该系统是使用锁相环直接从数据信号中提取恢复出时钟信号。具体来说，该系统包括一锁相环，该锁相环包括鉴相器、鉴频器、滤波器、压控振荡器、分频器和数据恢复定时器；分频器对系统恢复得到的时钟信号进行分频处理，鉴频器比较参考时钟与分频器输出的时钟信号，并产生一误差信号，该误差信号经过滤波器产生一控制电压，该控制电压使得压控振荡器的频率振荡在预设频率并输出系统恢复得到的时钟信号，之后鉴相器比较输入的数据信号与系统恢复得到的时钟信号相位关系，当数据信号与系统恢复得到的时钟信号相位锁定时，数据恢复定时器对数据信号进行恢复。

但前述系统在实际工作过程中，由于锁相环采用的滤波器为模拟滤波器，因而恢复得到的时钟信号会由于滤波器的模拟特性存在一定程度的偏差抖动，同时锁相环中各器件的失配、工艺偏差等因素，也会造成恢复得到的时钟信号存在偏差。当数据信号的传输速率较低时，此类偏差一般是可以接受的，但当数据信号的传输速率达到GHZ以上时，整个数据信号的宽度缩小到几百ps，例如，对PCIE2.0接口电路，其传输的数据信号的宽度仅为400ps，此时，失配和抖动带来的影响难以忽略。

发明内容

本发明实施例的目的在于提供一种时钟相位校正电路，旨在解决现有高速串行通信系统采用的时钟与数据恢复系统是使用锁相环直接从数据信号中提取恢复出时钟信号，其由于锁相环本身的原因而使得恢复得到的时钟信号存在偏差的问题。

本发明实施例是这样实现的，一种时钟相位校正电路，所述时钟相位校正电路包括：

译码电路，用于对所需得到的目标相位的数字表达信号进行编译后，拆分得到高位控制信号、中位控制信号和低位控制信号；

电流合成电路，用于在所述中位控制信号的控制下生成第一电流、第二电流和第三电流，之后在所述低位控制信号的控制下对所述第一电流按照权重进行组合，之后在所述高位控制信号的控制下选择偏置通道，并将组合后的电流与所述第二电流合成后转换得到第一偏置电压、将组合后的电流与所述第三电流合成后转换得到第二偏置电压，所述第一偏置电压与所述第二偏置电压为一对差分信号；

相位合成电路，用于接收具有不同时钟相位的参考时钟，并根据所述第一偏置电压和所述第二偏置电压，对相应时钟相位的参考时钟进行放大后，输出相位校正后的时钟信号。

本发明实施例提供的时钟相位校正电路是由译码电路对目标相位的数字表达信号进行编译，得到相应的数字控制信号，该数字控制信号控制电流合成电路输出相应的偏置电压，相位合成电路接收参考时钟，并在偏置电压的调控下合成所需的时钟相位。由于是采用数字控制信号实现时钟校正，从而可方便及任意角度调节校正采样时钟，并构建各种数据时钟恢复方案，简化了系统设计复杂度，相对于现有技术，避免了采用锁相环的模拟器件，提高了时钟提取或补偿的精确度，从而可提高通信信号的传输质量和传输速度，特别适用于高速串行通信系统中对时钟信号的提取或校正。

附图说明

图1是本发明实施例提供的时钟相位校正电路的结构图；

图2是图1中电流合成电路的结构图；

图3是图2中低位电流阵列的电路图；

图4是图2中主电流阵列的电路图；

图5是图4中主电流输出单元的电路图；

图6是图2中主电路的电路图；

图7是图6中第一差分电压输出单元的电路图；

图8是图2中相位合成电路的电路图；

图9是图8中第一相位合成单元的电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。