[发明专利]基于三维重聚的三维现场可编程门阵列的分层设计方法

说明书

技术领域

本发明涉及集成电路计算机辅助设计技术领域，特别涉及一种基于三维重聚的三维现场可编程门阵列的分层设计方法及系统。

背景技术

目前，由于晶体管的尺寸已很难再减小，因此电路的集成度很难再通过传统的方法进一步得到提高。人们开始通过其它途径来解决这一问题。随着芯片设计需求的提高与制造工艺的发展，为了进一步降低互连线延迟，提高芯片集成度和性能，“三维芯片”的设计技术应时而生，并逐步成为集成电路设计领域的研究热点。作为一类特殊的芯片，FPGA（Field Programmable Gate Array，现场可编程门阵列）也向着三维的方向快速发展。3D FPGA（Three Dimensional Field-Programmable Gate Array，三维现场可编程门阵列）芯片设计是将多层传统的2D FPGA芯片集成到同一个芯片中，形成一种多个二维芯片的垂直叠放结构。在这种结构中，不同层芯片间仍保持着联系，而这种联系是通过TSV（Through-Si-Via，硅穿孔）来实现的。作为一个具体的例子，如图1所示，为一种3D FPGA芯片的结构。

图1a显示的是传统2D FPGA芯片的结构，其中包括了CLB（Configurable-Logic-Block，可配置逻辑模块）以及用于实现CLB之间互联的CB（Connection-Box，连接组件）和SB（Switching-Bo，开关组件）。图1b显示了3D FPGA芯片的结构，即多片2D FPGA的堆叠。为了实现不同层之间CLB的互联，部分传统的SB被扩展到三维空间，即3D-SB。每个3D-SB中都有固定数目的TSV，用于不同层间信号的传播。

然而，无论是对于传统的2D FPGA芯片还是3D FPGA芯片，在设计流程中，布局和布线都是极其重要的两步。布局决定要用到哪些CLB，而布线决定要用到哪些CB和SB。但是与二维芯片不同的是，对于三维芯片来说，除了布局布线，设计流程中还包括另一个重要步骤：分层。由于三维芯片是由多层二维芯片堆叠而成的，在其设计中需要解决各功能模块应当被分配到哪层的问题，而分层就是解决这一问题的过程。

目前3D FPGA设计领域绝大部分分层的算法都是基于最小割的，即尽量减少不同层之间的联系。减少了不同层间的联系也就意味着减少了FPGA芯片中TSV的使用量。但是对于3D FPGA芯片来说，相应的TSV数量是制造时已经固定的，因此简单的以减少TSV数量的分层方法有其局限性。首先，分层的过程与布局布线是密切联系的，好的分层结果使得 之后的布局布线变得容易，差的结果使之变得困难，甚至无法得到合理的布局布线结果，而最小割并没有将分层与FPGA设计中的其它步骤联系起来，因此很难得到好的分层结果。其次，如图1b图所示，TSV在FPGA中是在设计前就已经确定的资源，即无论是TSV的数量还是其位置在设计前都是已知的，因此在设计时无论用没用到，TSV都存在于FPGA中。实际上，目前3D FPGA芯片中TSV的利用率还是很低的。

发明内容

本发明旨在至少解决上述技术问题之一。

为此，本发明的一个目的在于提出一种基于三维重聚的三维现场可编程门阵列的分层设计方法，该方法具有高效、可靠的优点，能够优化分层及布局的流程，并且改善分层及优化结果的线长和时延，且该方法实现简单、可移植性高。

本发明的另一目的在于提供一种基于三维重聚的三维现场可编程门阵列的分层设计系统。

为了实现上述目的，本发明第一方面的实施例提出了一种基于三维重聚的三维现场可编程门阵列的分层设计方法，包括以下步骤：根据期望映射到三维现场可编程门阵列上的目标电路所包括的多个功能模块建立超图；对所述超图进行分析以获取所述超图中的重聚信息；根据所述重聚信息得到所述超图中的超边划分时对应的权重；根据所述权重将所述超图划分为多个层；以及将划分后的超图中的多个功能模块分别对应地布置到所述三维现场可编程门阵列的多个层中。