[发明专利]基于FPGA的时隙交换装置及方法

说明书

本发明公开了一种基于FPGA的时隙交换装置，其配置模块的端口配置单元根据CPU的配置信号，配置相应接收端口接收上行数据，以及配置相应发送端口发送下行数据；其上交换网模块对至少一上行数据进行处理，生成一条汇聚数据，并将汇聚数据发送至交换网模块；其交换网模块根据至少一条汇聚数据生成一条输入时隙数据，对输入时隙数据进行时隙交换处理，生成输出时隙数据，并将输出时隙数据发送至下交换网模块；其下交换网模块对输出时隙数据进行处理，生成相应的下行数据，并将下行数据分发至发送端口。本发明还公开了一种基于FPGA的时隙交换方法。采用本发明所公开的方案，能够支持多种速率的业务接入、且支持多个业务端口的汇聚交换。

技术领域

本发明涉及通信技术领域，特别涉及一种基于FPGA的时隙交换装置及方法。

背景技术

在数字电信系统中，数据在时隙中是以一种连续比特流的方式传输。

目前很多时隙交换都是基于E1通道进行交换，即采用2.048Mbps通信链路，划分为32个时隙，每间隔为64Kbps，但是这种时隙交换只支持特定速率的业务接入，只能完成特定速率的交换。

发明内容

本发明的主要目的在于提供一种能够支持多种速率的业务接入、且支持多个业务端口的汇聚交换的基于FPGA的时隙交换装置及方法。

为了实现上述目的，本发明提供一种基于FPGA的时隙交换装置，包括：与外围CPU连接的配置模块、用于接收上行数据的上交换网模块、用于发送下行数据的下交换网模块和用于时隙交换的交换网模块，其中，所述上交换网模块包括若干接收端口，所述下交换网模块包括若干发送端口；

所述配置模块包括端口配置单元，所述端口配置单元用于根据所述CPU的配置信号，配置相应接收端口接收上行数据，以及配置相应发送端口发送下行数据；

所述上交换网模块，用于对至少一所述接收端口接收的上行数据进行处理，生成一条汇聚数据，并将所述汇聚数据发送至所述交换网模块；

所述交换网模块，用于根据接收的至少一条所述汇聚数据生成一条输入时隙数据，对所述输入时隙数据进行时隙交换处理，生成输出时隙数据，并将所述输出时隙数据发送至所述下交换网模块；

所述下交换网模块，用于对接收的输出时隙数据进行处理，生成相应的下行数据，并将所述下行数据分发至所述发送端口。

优选地，所述上交换网模块包括：

第一缓存单元：用于对所述上行数据按照时隙进行存储，并生成一条汇聚数据；

发送单元：用于将所述缓存单元内的汇聚数据根据相应的时钟发送至所述交换网模块。

优选地，所述配置模块还包括时隙交换配置单元，所述时隙交换配置单元用于配置所述交换网模块进行时隙交换处理的交换时隙。

优选地，所述交换网模块包括：

第二缓存单元：用于存储至少一条所述汇聚数据，并生成输入时隙数据；

控制单元：用于存储所述交换网模块进行时隙交换处理的交换时隙，并根据所述交换时隙和所述输入时隙数据生成相应的输出时隙数据；

第三缓存单元：用于存储所述输出时隙数据。

优选地，所述基于FPGA的时隙交换装置还包括帧头处理模块，用于生成与所述下行数据相应的同步头信号。

本发明还提供一种基于FPGA的时隙交换方法，包括：

根据CPU的配置信号，配置相应接收端口用于接收上行数据，以及配置相应发送端口用于发送下行数据；

对至少一所述接收端口接收的上行数据进行处理，并生成一条汇聚数据；