[发明专利]对基于扫描的测试减小扫描移位时局部级峰值功率的系统

说明书

技术领域

根据本发明的实施例总体上涉及测试集成电路，更具体地涉及在集成电路上实施基于扫描的测试。

背景技术

集成电路或者电路组合通常包括在内部生成或者由外部控制的一个或多个时钟。每个时钟都经由偏斜最小化网络分布到存储单元集，其将时钟脉冲在几乎相同的时间传递到所有存储单元。这样的时钟、其相关的存储单元以及由存储单元界定的组合逻辑框形成时钟域。

电路的扫描测试是众所周知的并且是最广泛使用的用于测试集成电路的可测试性设计（DFT）技术。其用可以链接以形成一个或多个扫描链的扫描单元来代替所有或部分原始存储单元。基于扫描的集成电路或者电路组合可以通过对移位周期随后是捕获周期进行重复来进行测试。在移位周期，将伪随机或者预定测试刺激源（stimuli）移位到所有扫描链中，使得其输出作为可控制的主要输入。在捕获周期，将测试响应锁存在一些或所有扫描链中，使得其输入作为可观察的主输出，因为捕获到扫描链中的值可以在下一个周期移位输出。

基于扫描的测试由于测试设备的高资本投入以及可能要求大量的时间来运行因此是昂贵的。用于基于扫描的测试的测试时间取决于测试运行得多快以及测试的容量，例如测试图案的大小。由于对于减小基于扫描的测试的测试成本和优化集成电路发布的周转期的高要求，因此扫描移位(scan shift)操作需要在不断提高的时钟速度下运行。通常扫描移位操作测试时间是芯片所需的总测试时间的50%到75%。

在较高的时钟速度下运行移位操作有助于减小总体测试时间。然而，这可能造成功率问题，其导致触发器和门在不适当电源条件下的不正确表现。这可能造成由于测试下的硅的电或热应力的误报，其可能导致显著的成品率损失。因此，测试系统的使用者别无选择，只有将低时钟速度以最小化功率相关的问题，这导致更长的测试时间。

举例来说，在移位周期期间所有测试刺激源同时移位到触发器中，从而造成芯片上的所有触发器在大致相同的时间切换。这造成相当高的峰值电流，导致电压由于导轨电阻而从电源导轨下降。因为峰值电流的要求而导致电压下降，因此提供给芯片的电压不在芯片的期望操作范围内，这可能造成其发生故障。另外，如果扫描移位操作继续运行在这些高的操作频率下，那么芯片上的触发器最终会开始出故障。与扫描移位模式相比，在正常功能模式期间将芯片运行在较高的频率下是没问题的，这是因为在正常功能模式期间不期望所有触发器都在相同时间切换。

此外，由于在测试扫描移位操作期间的非常高的翻转率和逻辑活动，无论有无测试压缩，在扫描测试期间的动态功率消耗总是高于功能模式。超出所设计用于芯片和封装的峰值功率，在测试期间可能导致过高热量耗散，其可能损坏封装。所增加的动态功耗可能造成芯片中的稳定性问题，这可能导致芯片随后在实际应用中的故障。

发明内容

因此，需要允许扫描移位操作在高速时钟速度下快速运行，同时减小在DFT期间由于扫描移位模式期间高速翻转率和逻辑活动造成的峰值功率问题的系统。另外进行扫描测试模式功率监控，以避免在生产测试期间测试模式下对功率分布网络加压是必要的。本发明的实施例提供用于减小扫描移位模式期间的峰值功率问题的方法和系统。根据本发明的一个实施例，使用跨各种电路域的分区级的移位时钟交错，以减小扫描移位模式期间的高于可接受的峰值功率幅度，从而允许扫描移位操作运行在较高的时钟速度，其最终转而减小生产测试期间的总体测试时间。

在一个实施例中，提供用于实施基于扫描的测试的方法。方法包括使用操作在第一频率的第一时钟信号，将扫描数据从多个I/O端口串行路由到集成电路的多个分区，其中多个分区的每个分区包括多个内部扫描链。方法还包括并行化扫描数据以供应每个分区中的内部扫描链。此外，方法包括使用第一时钟信号来生成操作在第二频率的多个第二时钟信号，其中每个分区分别接收多个第二时钟信号中相应的一个，并且其中多个第二时钟信号被交错，其中每个在不同的时间实施脉冲。最后，方法包括以第二频率的速率将扫描数据移入（shift in）到多个分区的内部扫描链中，其中多个分区的每个分区使用其接收的相应的第二时钟信号以实施移入。