[发明专利]晶体管的形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件正朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高载流子迁移率来提高半导体器件性能。当载流子的迁移率提高，晶体管的驱动电流提高，则晶体管中的漏电流减少，而提高载流子迁移率的一个关键要素是提高晶体管沟道区中的应力，因此提高晶体管沟道区的应力可以极大地提高晶体管的性能。

现有技术提高晶体管沟道区应力的一种方法为：在晶体管的源区和漏区形成应力层。其中，PMOS晶体管的应力层材料为硅锗（SiGe），由于硅锗和硅具有相同的晶格结构，即“金刚石”结构，而且在室温下，硅锗的晶格常数大于硅的晶格常数，因此硅和硅锗之间存在晶格失配，使应力层能够向沟道区提供压应力，从而提高PMOS晶体管沟道区的载流子迁移率性能。相应地，NMOS晶体管的应力层材料为碳化硅（SiC），由于在室温下，碳化硅的晶格常数小于硅的晶格常数，因此硅和碳化硅之间存在晶格失配，能够向沟道区提供拉应力，从而提高NMOS晶体管的性能。

图1是现有技术一种具有应力层的晶体管的剖面结构示意图，包括：衬底100；位于衬底100表面的栅极结构101；位于栅极结构101两侧衬底100内的应力层102，所述应力层102的侧壁具有顶角，所述顶角向栅极结构101底部的衬底100内延伸，所述应力层102的侧壁相对于衬底100表面呈“Σ”形；位于栅极结构101两侧应力层102和衬底100内的源区和漏区（未示出）；位于应力层表面的导电插塞103，用于与源区和漏区电连接。其中，当晶体管为PMOS晶体管时，应力层的材料为硅锗；当晶体管为NMOS晶体管时，应力层的材料为碳化硅。

然而，在现有技术的具有应力层的晶体管中，沟道区的载流子迁移率得到的提高有限，所述晶体管抑制漏电流的能力有限。

发明内容

本发明解决的问题是提供一种晶体管的形成方法，提高晶体管沟道区的载流子迁移率，抑制晶体管的漏电流。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底，所述衬底表面具有栅极结构，所述栅极结构两侧的衬底内具有应力层；在所述应力层内掺杂阻挡离子以形成阻挡层，所述阻挡层到应力层表面具有预设距离；采用自对准硅化工艺使位于所述阻挡层表面的部分应力层形成电接触层，所述电接触层的材料内包括第一金属元素，所述第一金属元素的电阻率低于镍元素或钴元素的电阻率，所述阻挡层能够阻止第一金属元素的原子向应力层底部扩散。

可选的，所述阻挡离子包括碳离子；形成所述阻挡层的工艺包括：对所述应力层进行第二离子注入工艺，所述第二次离子注入工艺掺杂的离子为碳离子，所述碳离子的注入深度为预设深度。

可选的，所述第二次离子注入工艺参数包括：注入能量为1KeV～10KeV，掺杂浓度为1E14atom/cm³～5E15atom/cm³，注入角度垂直于衬底表面。

可选的，所述阻挡离子还包括锗离子；形成所述阻挡层的工艺还包括：对所述应力层进行第一次离子注入工艺，所述第一次离子注入工艺掺杂的离子为锗离子，所述锗离子的注入深度为预设深度，所述第一次离子注入工艺为非晶化前注入工艺。

可选的，所述第一次离子注入工艺参数包括：注入能量为2KeV～20KeV，掺杂浓度为1E14atom/cm³～5E15atom/cm³，注入角度垂直于衬底表面。

可选的，所述第一金属元素为铜、钨或铝。

可选的，所述自对准硅化工艺包括：在衬底表面形成第二掩膜层，所述第二掩膜层至少暴露出应力层表面；在所述第二掩膜层和应力层表面形成金属层；采用退火工艺使金属层内的金属原子向应力层内扩散，在阻挡层表面形成电接触层；在所述退火工艺之后，去除剩余的金属层。

可选的，所述金属层的材料包括第一金属元素。

可选的，当所述第一金属元素为铝时，所述铝原子在金属层内的原子百分比浓度为0.01%～1%。

可选的，所述金属层的材料还包括镍元素、钴元素中的一种或两种。