[发明专利]形成互连结构的方法

说明书

一种形成互连结构的方法，包括：提供衬底，衬底表面形成有层间介质层、硬掩模层以及底部抗反射层；图形化底部抗反射层以形成开口；对开口通入反应气体以在开口的侧壁形成聚合物层；以聚合物层和底部抗反射层为掩模以去除部分硬掩模层；以剩余的硬掩模层为刻蚀掩模，对层间介质层进行刻蚀，以形成接触孔。本发明的有益效果在于，通过形成聚合物层以抵消相对于光刻胶层中的开口尺寸，在底部抗反射层以及硬掩模层中形成的开口的尺寸变大的部分，以形成尺寸较为精确的开口，进而尽量保证在层间介质层中形成的开口或者沟槽的尺寸与预定值接近，以避免发生相邻的开口或者沟槽之间连通的现象，从而减小形成的插塞或者线路发生短路的几率。

技术领域

本发明涉及半导体制造领域，具体涉及一种形成互连结构的方法。

背景技术

随着现有的半导体技术的发展，不仅使半导体器件的尺寸逐步减小，从而极大地提高了集成电路(Integrated Circuit,IC)中的芯片的集成密度。

在现有的形成半导体器件的工艺中，半导体器件的互连结构在后段工艺(backend of line,BEOL)中形成，这种工艺在形成有栅极、源区以及漏区的半导体上方形成层间介质层（Inter Layer Dielectric,ILD），然后在所述层间介质层中形成金属或其他导电材料的插塞或者线路，以实现与互连结构中其他层之间的电连接。

具体的，这种工艺通常采用在层间介质层上覆盖形成有预定形状的图案的掩模层，所述图案包括开口或者沟槽等图形，通过将掩模层中的开口或者沟槽的图案转移至层间介质层中，进而在层间介质层中形成相应形状的孔洞或者条形沟槽，然后在这些孔洞或者条型沟槽中填充金属或其他导电材料，以形成所述的插塞或者线路。

但是，由于半导体器件尺寸的减小，掩模层上形成的开口或者沟槽的图案的尺寸很可能与预定的尺寸之间存在差值，也就是说，发生了失真。在掩模层将开口或者沟槽的图案转移至层间介质层的过程中也可能发生上述失真。这些失真将越发严重的影响到层间介质层中的孔洞或者条形沟槽的形成，导致形成的孔洞或者条形沟槽的尺寸或者形状与原本的开口之间存在较大差距，所述差距可能影响到形成的金属或其他导电材料的插塞或者线路的性能。

例如，由于在掩模层的开口或者沟槽的图案转移至层间介质层的过程中发生上述失真，而导致层间介质层中形成的孔洞或者条形沟槽的尺寸相对于预定的尺寸有所变化，而导致层间介质层中本应被保留的部分也被刻蚀掉，以至于在形成插塞或者线路的时候，位于同一平面上本应该被层间介质层材料隔离开的部分金属或者其它导电材料之间连通，进而发生短路。

然而，个别区域的短路现象可能导致整个电路报废，因此，如何较为准确的将所述图案转移到层间介质层上，以形成尺寸较为准确的孔洞或者条形沟槽，从而尽量避免发生上述的短路情况，成为本领域技术人员亟待解决的技术问题。

发明内容

本发明解决的问题是提供一种形成互连结构的方法，以在层间介质层中形成尺寸较为准确的孔洞或者条形沟槽的图案，进而尽量避免发生短路现象。

为解决上述问题，本发明提供一种形成互连结构的方法，包括：

提供衬底，所述衬底表面形成有层间介质层；

在所述层间介质层上形成硬掩模层；

在所述硬掩模层上形成底部抗反射层；

图形化所述底部抗反射层，形成位于底部抗反射层中的开口；

对所述开口通入反应气体，以在所述开口的侧壁形成聚合物层；

以所述聚合物层和所述底部抗反射层为掩模去除部分硬掩模层；

以剩余的硬掩模层为刻蚀掩模，对所述层间介质层进行刻蚀，以在层间介质层中形成接触孔。

可选的，形成硬掩模层的步骤包括，使所述硬掩模层的厚度在50～500埃的范围内。