[发明专利]一种串行读出光子计数芯片

权利要求书

1.一种串行读出光子计数芯片，与探测器连接，其特征在于，包括像素单元阵列模块和读出逻辑模块：

所述像素单元阵列模块包括有多个像素，所述多个像素以阵列方式排列成若干行和若干列；每行中的所有像素依次串联，且每两行像素串联，所述串联的两行像素为非相邻行像素；每个像素用于对探测器的像素产生的光电信号进行信号处理生成数字脉冲；

所述读出逻辑模块用于控制像素单元阵列模块的读出/计数状态，以及根据外部输入的控制指令产生控制信号；

所述像素单元阵列模块连接探测器和读出逻辑模块；

所述像素包括：

前置放大电路，用于将探测器的像素产生的光电信号转换成电压脉冲；

脉冲成形电路，用于将所述电压脉冲整形为预设脉宽的预设电压脉冲；

甄别电路，用于将所述预设电压脉冲与阈值电压比较、产生数字脉冲；

所述脉冲成形电路包括第二放大器、第一电阻、第二电阻、第三电阻、第二电容、第三电容和第四电容；所述第二放大器的第一输入端连接Vref端，第二放大器的第二输入端依次通过第一电阻、第四电容连接前置放大电路、也通过第二电容连接第二放大器的输出端、还通过第二电阻连接第三电阻的一端和第三电容的一端，所述第三电容的另一端接地，第三电阻的另一端连接第二放大器的输出端；所述Vref端用于输入偏置电压。

2.根据权利要求1所述的串行读出光子计数芯片，其特征在于，所述每两行像素串联采用隔行交叉互连的方式。

3.根据权利要求1或2所述的串行读出光子计数芯片，其特征在于，所述像素还包括：

阈值调整电路，用于将全局参考电压和局部DAC电压叠加生成阈值电压；

所述前置放大电路、脉冲成形电路、甄别电路依次连接，所述阈值调整电路连接甄别电路。

4.根据权利要求3所述的串行读出光子计数芯片，其特征在于，所述甄别电路包括比较器，所述阈值调整电路包括叠加器；

所述比较器的第一输入端连接叠加器的输出端，比较器的第二输入端连接第二放大器的输出端；所述叠加器的第一输入端连接Vth端，叠加器的第二输入端连接数字读出控制单元；

所述Vth端输入全局参考电压，所述数字读出控制单元输出局部DAC电压。

5.根据权利要求4所述的串行读出光子计数芯片，其特征在于，所述像素还包括：

DAC配置存储器，用于输出局部DAC电压；

二选一选择器，用于根据控制信号和数字脉冲控制计数器的读出/计数状态;

计数器，用于根据控制信号切换为3bit模式或5bit模式；

所述DAC配置存储器连接所述叠加器的第二输入端，二选一选择器连接计数器。

6.根据权利要求5所述的串行读出光子计数芯片，其特征在于，所述二选一选择器包括门控锁存电路，二选一选择器的第一输入端连接甄别电路的输出端，二选一选择器的第二输入端连接clk端，二选一选择器的控制端连接cnt端；二选一选择器的输出端连接计数器；所述cnt端用于输入cnt信号，clk端用于输入clk信号；

在cnt信号的上升沿时刻与该时刻后clk信号的第二个下降沿时刻之间，输出信号持续为低电平；在clk信号的第二个下降沿时刻后，输出第一时钟；在cnt信号的下降沿时刻与该时刻后clk信号的第二个下降沿时刻之间，输出信号持续为低电平，在该clk信号的第二个下降沿时刻后，输出第二时钟。

7.根据权利要求3所述的串行读出光子计数芯片，其特征在于，所述前置放大电路包括：第一放大器、第一电容和MOS开关；所述第一电容串联在第一放大器的输入端与输出端之间，所述MOS开关的第一连接端连接第一放大器的输入端，MOS开关的第二连接端连接第一放大器的输出端，MOS开关的控制端连接cnt端。

8.根据权利要求7所述的串行读出光子计数芯片，其特征在于，所述第二放大器的第二输入端依次通过第一电阻、第四电容连接第一放大器的输出端。