[发明专利]数据信号的处理方法和装置有效
申请号: | 201310747048.4 | 申请日: | 2013-12-30 |
公开(公告)号: | CN103684698B | 公开(公告)日: | 2017-06-06 |
发明(设计)人: | 黄帅;王焕东;陈新科 | 申请(专利权)人: | 龙芯中科技术有限公司 |
主分类号: | H04L1/00 | 分类号: | H04L1/00 |
代理公司: | 北京康信知识产权代理有限责任公司11240 | 代理人: | 江舟,吴贵明 |
地址: | 100095 北京市海淀*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 数据 信号 处理 方法 装置 | ||
1.一种数据信号的处理方法,其特征在于,包括:
获取第一数据信号、第一时钟信号和第二时钟信号,其中,所述第一数据信号与所述第一时钟信号对应,所述第一时钟信号的时钟周期与所述第二时钟信号的时钟周期相同;
若所述第一时钟信号相对于所述第二时钟信号的相位差位于第一预设区间,则使用所述第二时钟信号的上升沿采集所述第一数据信号;若所述相位差位于第二预设区间,则使用所述第二时钟信号的下降沿采集所述第一数据信号,其中,所述第一预设区间设置在(T/2,T),所述第二预设区间设置在(0,T/2);或,所述第一预设区间设置在(0,T/2),所述第二预设区间设置在(T/2,T);
根据采集所述第一数据信号所得到的数据信号获得第二数据信号,其中,所述第二数据信号与所述第二时钟信号对应。
2.根据权利要求1所述的处理方法,其特征在于,所述根据采集所述第一数据信号所得到的数据信号获得第二数据信号包括:
执行N次以下操作:使用所述第二时钟信号的上升沿或下降沿对前一次采集到的数据信号进行再次采集,其中,所述前一次采集到的数据信号的初始值为采集所述第一数据信号所得到的数据信号,N大于等于1;
将所述N次操作后采集得到的数据信号作为所述第二数据信号。
3.根据权利要求1所述的处理方法,其特征在于,所述根据采集所述第一数据信号所得到的数据信号获得第二数据信号包括:
若所述相位差位于所述第一预设区间,则使用所述第二时钟信号的下降沿对采集所述第一数据信号所得到的数据信号进行再次采集,并将再次采集得到的数据信号作为所述第二数据信号;和/或,
若所述相位差位于所述第二预设区间,则使用所述第二时钟信号的上升沿对采集所述第一数据信号所得到的数据信号进行再次采集,并将再次采集得到的数据信号作为所述第二数据信号。
4.根据权利要求1所述的处理方法,其特征在于,所述第一数据信号包括第三数据信号和第四数据信号,所述第二数据信号包括第五数据信号和第六数据信号,其中,所述根据采集所述第一数据信号所得到的数据信号获得第二数据信号包括:
若所述相位差位于所述第一预设区间,则使用所述第二时钟信号的下降沿对采集所述第三数据信号所得到的数据信号进行再次采集,使用所述第二时钟信号的上升沿对采集所述第四数据信号所得到的数据信号进行再次采集,并将再次采集所述第三数据信号所得到的数据信号作为所述第五数据信号,将再次采集所述第四数据信号所得到的数据信号作为所述第六数据信号;若所述相位差位于所述第二预设区间,则使用所述第二时钟信号的上升沿对采集所述第四数据信号所得到的数据信号进行再次采集,并将采集所述第三数据信号所得到的数据信号作为所述第五数据信号,将再次采集所述第四数据信号所得到的数据信号作为所述第六数据信号;或者,
若所述相位差位于所述第一预设区间,则使用所述第二时钟信号的下降沿对采集所述第四数据信号所得到的数据信号进行再次采集,并将采集所述第三数据信号所得到的数据信号作为所述第五数据信号,将再次采集所述第四数据信号所得到的数据信号作为所述第六数据信号;若所述相位差位于所述第二预设区间,则使用所述第二时钟信号的上升沿对采集所述第三数据信号所得到的数据信号进行再次采集,使用所述第二时钟信号的下降沿对采集所述第四数据信号所得到的数据信号进行再次采集,并将再次采集所述第三数据信号所得到的数据信号作为所述第五数据信号,将再次采集所述第四数据信号所得到的数据信号作为所述第六数据信号。
5.根据权利要求4所述的处理方法,其特征在于,在所述根据采集所述第一数据信号所得到的数据信号获得第二数据信号之后,还包括:
在所述第二时钟信号为1时,输出所述第五数据信号,在所述第二时钟信号为0时,输出所述第六数据信号;或者,在所述第二时钟信号为0时,输出所述第五数据信号,在所述第二时钟信号为1时,输出所述第六数据信号。
6.根据权利要求1至5中任一项所述的处理方法,其特征在于,所述第一时钟信号为内存控制器的系统时钟,所述第二时钟信号为所述内存控制器的写数据时钟,所述第一数据信号为所述内存控制器的待传输数据,所述第二数据信号为所述内存控制器向内存芯片传输的写数据,其中,所述写数据时钟与所述内存芯片的内存时钟的时钟周期相同,且所述写数据时钟与所述内存时钟之间满足预设时序要求。
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