[发明专利]功率晶体管阵列的等效电路及仿真方法在审
申请号: | 201310750959.2 | 申请日: | 2013-12-31 |
公开(公告)号: | CN104750898A | 公开(公告)日: | 2015-07-01 |
发明(设计)人: | 武洁 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
主分类号: | G06F17/50 | 分类号: | G06F17/50 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 丁纪铁 |
地址: | 201203 上海市浦东*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 功率 晶体管 阵列 等效电路 仿真 方法 | ||
技术领域
本发明涉及集成电路设计仿真领域,特别是指一种功率晶体管阵列的等效电路,本发明还涉及所述功率晶体管阵列的仿真方法。
背景技术
当功率晶体管如横向双扩散LDMOS等用于开关管作为最终的输出驱动时,为了提供足够大的驱动电流,通常会采用多个LDMOS并联的方式组成功率晶体管阵列。当功率晶体管陈列以元包形式排列时,每个LDMOS晶体管的漏极(D)与源极(S)背靠背连接,其版图示意图如图1所示,是一个2x2的阵列,其中包含8个晶体管元包。晶体管元包是元包型功率晶体管阵列的最小单元,每个晶体管元包包含漏极(D)和源极(S)各一个。定义MxN功率晶体管阵列中,M代表元包的行数,N代表元包的列数。最小晶体管阵列1X1代表有1行1列元包,即包含2个晶体管元包,如图2所示。
阵列中电流是从每一个元包源极流向包围其的漏极,如图1所示,空心箭头表示电流从在阵列边角或边缘的源极流向外围一圈漏极环,实心箭头表示电流从在阵列中心的源极(S)流向其周围的漏极(D)。分析可知位于阵列边角或边缘的漏极环与源极形成的元包对应有效沟道宽度大于位于阵列中心的元包,因此位于阵列边角的元包电流能力最大,其次是位于阵列边缘而非边角的元包,电流能力最差的是位于中心的元包。因此随着阵列中元包数的增加,按照元包数归一化后的阵列单位元包电流能力会逐渐减小。设计人员在进行电路仿真时,只能调用功率晶体管单管模型进行仿真。功率晶体管单管模型为了精确描述晶体管高压特性,会在标准低压晶体管模型BSIM3基础上在源漏两端增加源漏压控串联电阻,等效电路如图3所示。即使考虑厚道金属布线的影响采用后仿,其后仿结果与实际测试结果也差异较大。随着阵列排列方式的不同、厚道金属布线的不同,其电特性表现都不同,因此目前业界没有标准的功率晶体管阵列的SPICE模型。
发明内容
本发明所要解决的技术问题是提供一种功率晶体管阵列的等效电路,并依此等效电路进行功率晶体管阵列的精确仿真。
为解决上述问题,本发明所述的一种功率晶体管阵列的等效电路,包含边角元包、边缘元包以及中心元包;
所述的边角元包包含第一标准BSIM3晶体管,所述第一标准BSIM3晶体管的源端接有第一源极电阻,所述第一标准BSIM3晶体管的漏端接有第一漏极电阻;
所述边缘元包包含第二标准BSIM3晶体管,所述第二标准BSIM3晶体管的源端接有第二源极电阻,所述第二标准BSIM3晶体管的漏端接有第二漏极电阻;
所述中心元包包含第三标准BSIM3晶体管,所述第三标准BSIM3晶体管的源端接有第三源极电阻,所述第三标准BSIM3晶体管的漏端接有第三漏极电阻;
所述的第一源极电阻、第二源极电阻以及第三源极电阻的另一端并联之后连接第四电阻,第四电阻的另一端为所述功率晶体管阵列的源极;
所述的第一漏极电阻、第二漏极电阻以及第三漏极电阻的另一端并联之后连接第五电阻,第五电阻的另一端为所述功率晶体管阵列的漏极;
所述第一标准BSIM3晶体管、第二标准BSIM3晶体管以及第三标准BSIM3晶体管的栅极并联,形成所述功率晶体管阵列的栅极。
本发明所述的功率晶体管阵列的仿真方法,包含两个步骤:
第一步,构建功率晶体管阵列的等效电路;
第二步,利用构建的功率晶体管阵列的等效电路进行仿真。
进一步地,所述第一步中,功率晶体管阵列的等效电路包含边角元包、边缘元包以及中心元包;
所述的边角元包包含第一标准BSIM3晶体管,所述第一标准BSIM3晶体管的源端接有第一源极电阻,所述第一标准BSIM3晶体管的漏端接有第一漏极电阻;
所述边缘元包包含第二标准BSIM3晶体管,所述第二标准BSIM3晶体管的源端接有第二源极电阻,所述第二标准BSIM3晶体管的漏端接有第二漏极电阻;
所述中心元包包含第三标准BSIM3晶体管,所述第三标准BSIM3晶体管的源端接有第三源极电阻,所述第三标准BSIM3晶体管的漏端接有第三漏极电阻;
所述的第一源极电阻、第二源极电阻以及第三源极电阻的另一端并联之后连接第四电阻,第四电阻的另一端为所述功率晶体管阵列的源极;
所述的第一漏极电阻、第二漏极电阻以及第三漏极电阻的另一端并联之后连接第五电阻,第五电阻的另一端为所述功率晶体管阵列的漏极;
所述第一标准BSIM3晶体管、第二标准BSIM3晶体管以及第三标准BSIM3晶体管的栅极并联,形成所述功率晶体管阵列的栅极。
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