[发明专利]一种基于SOI工艺的漏源区介质/PN结隔离前栅P/N-MOSFET射频开关超低损耗器件

说明书

技术领域

本发明属于半导体技术领域，涉及一种基于SOI（绝缘层上半导体工艺的漏源区介质/二极管隔离前栅P(N)-MOSFET（P(N）型金属-氧化物-半导体晶体管)射频开关超低损耗器件。

背景技术

SOI P(N)-MOS器件由于采用介质隔离，消除了闩锁效应，并且其独特的绝缘埋层结构，在很大程度上减少了器件的寄生效应，大大提高了电路的性能，具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小等优势，被广泛应用于低压低功耗、高速、抗辐照、耐高温等领域。常规SOI P(N)-MOSFET器件的结构为绝缘衬底、埋层、顶层单晶硅层的三明治结构，制作器件时在顶层单晶硅层形成器件的源，漏，沟道区等结构。该SOI P(N)-MOSFET器件正常工作时，源漏导通形成的沟道只在N(P)-型沟道区的顶层正表面，且为横向沟道，栅场板覆盖于栅氧化层上，导致通态功耗高，器件工作效率低，作为射频开关运用时损耗大，不利于提高器件和系统的整体性能。

发明内容

    针对上述技术缺陷，本发明提出一种基于SOI工艺的漏源区介质/PN结隔离前栅P(N)-MOSFET射频开关超低损耗器件

    为了解决上述技术问题，本发明的技术方案如下：

    一种基于SOI工艺的漏源区介质/PN结隔离前栅P-MOSFET射频开关超低损耗器件，包括P型半导体衬底1、埋氧化2、N型沟道区12、前栅MOSFET的P型源区3、前栅MOSFET的P型漏区11、背栅MOSFET的P型漏区13、P型漏区隔离区14、前栅MOSFET的P型源区3、背栅MOSFET的P型漏区16、P型源区隔离区15、深沟槽隔离区（4-1、4-2）；埋氧化层2覆盖在P型半导体衬底1上，N型沟道区12设置在埋氧化层2上，深沟槽隔离区（4-1、4-2）设置在埋氧化层2上且环绕N型沟道区12、前栅MOSFET的P型源区3、背栅MOSFET的P型源区16、前栅MOSFET的P型漏区11、背栅MOSFET的P型漏区13和P型漏区隔离区14、P型源区隔离区15的四周;

在紧靠N型沟道区12的一侧上下分别设置一个P型半导体区作为前栅MOSFET的P型源区3和背栅MOSFET的P型源区16；在紧靠N型沟道区12的另一侧上下分别设置一个P型半导体区作为前栅MOSFET的P型漏区11和背栅MOSFET的P型漏区13；在前栅MOSFET的P型漏区11和背栅MOSFET的P漏区13之间设置P型漏区隔离区14；在前栅MOSFET的P源区3和背栅MOSFET的P源区16之间设置P型源区隔离区15；一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上，覆盖前栅MOSFET的P型源区3顶部的局部、N型沟道区12的顶部全部、前栅MOSFET的P型漏区11顶部的局部；一多晶硅层作为MOS栅8设置在栅氧化层9之上;

在深沟槽隔离区4-1顶部全部、前栅MOSFET的P型源区3顶部一部分覆盖第一场氧化层5-1；在前栅MOSFET的P型源区3顶部一部分、栅氧化层9一侧面、MOS栅8一侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2；在MOS栅8顶部一部分、MOS栅8一侧面、栅氧化层9一侧面、前栅MOSFET的P型漏区11顶部一部分覆盖第三场氧化层5-3；在前栅MOSFET的P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4；前栅MOSFET的P型源区3顶部的其余部分覆盖金属层作为源电极6，源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部；MOS栅8顶部的其余部分覆盖金属层作为栅电极7，栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部；前栅MOSFET的P型漏区11顶部的其余部分覆盖金属层作为漏电极10，漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。