[发明专利]或逻辑和与非逻辑器件的结构及制作方法

说明书

技术领域

本发明涉及集成电路制造领域，特别是涉及或逻辑和与非逻辑器件的结构及其制作方法。

背景技术

传统或门逻辑电路使用6个MOS（金属氧化物半导体）晶体管实现，包括3个nMOS(n阱沟道金属氧化物半导体)和3个pMOS(p型沟道金属氧化物半导体)，如图1所示。传统或门逻辑电路的工作原理是：当A和B两个输入端同为低电位“0”时，输出端Y为低电位“0”；否则输出端Y为高电位“1”。

传统与非门逻辑电路使用4个MOS晶体管实现，包括一个nMOS和两个pMOS，如图2所示。传统与非门逻辑电路的工作原理是：当A和B两个输入端同为高电位“1”时，输出端Y为低电位“0”；否则输出端Y为高电位“1”。

这两种逻辑电路的缺点是电路结构复杂，占用芯片面积大，成本高。

发明内容

本发明要解决的技术问题是提供一种或逻辑和与非逻辑器件的结构，它电路结构简单，占用芯片面积小，制作成本低。

为解决上述技术问题，本发明的或逻辑器件的结构，制作在p阱或p型衬底中，p阱或p型衬底接地，上面有两个并联并紧邻的门控栅，各自控制其下两个相邻并并联的n型导电沟道；在沿着两个门控栅交界线的方向上，在门控栅的两端有高掺杂n型源区和漏区，作为两个n型导电沟道的引出端；门控栅上各有一个多晶硅栅极，两个多晶硅栅极相互电学隔离并独立引出，作为或逻辑的两个输入端。

本发明的与非逻辑器件的结构，制作在n阱或n型衬底中，n阱或n型衬底接地，上面有两个并联并紧邻的门控栅，各自控制其下两个相邻且并联的p型导电沟道；在沿着两个门控栅交界线的方向上，在门控栅的两端有高掺杂p型源区和漏区，作为两个p型导电沟道的引出端；门控栅上各有一个多晶硅栅极，两个多晶硅栅极相互电学隔离并独立引出，作为与非逻辑的两个输入端。

本发明要解决的技术问题之二是提供上述结构的或逻辑和与非逻辑器件的制作方法。

为解决上述技术问题，本发明的或逻辑或与非逻辑器件的制作方法，步骤包括：

1）在衬底上用传统MOS制作工艺形成器件的隔离，以及p阱和n阱；

2）热氧化生长第一个门控栅的氧化层，淀积多晶硅并刻蚀形成第一个多晶硅栅极；

3）热氧化生长第二个门控栅的氧化层，同时第一个多晶硅栅极表面氧化形成两个多晶硅栅极的隔离层；

4）淀积多晶硅并刻蚀形成第二个多晶硅栅极；

5）氧化多晶硅栅极侧壁及表面，并完成栅极侧墙以及n型和p型源漏的注入；

6）用传统MOS制作工艺形成器件表面的金属硅化物、通孔及金属连接工艺，完成器件的制作。

相对于传统的或门和与非门逻辑电路，本发明的或逻辑和与非逻辑器件具有以下优点和有益效果：

1.器件和电路结构相对简单，在电路版图上占用的面积略小于2个标准MOS器件，相对于传统6MOS的或门和4MOS的与非门结构所占用的面积要小得多，因此节省了电路面积，提高了电路集成度，降低了成本。

2.只有两个门控栅，因此电路的时序控制更为简单。

3.利用一步热氧化工艺形成第二个门控栅的氧化层及两个栅极的隔离层，简化了工艺，并使两个多晶硅栅得以紧邻或者交叠，这样两个栅极控制的两个沟道就能够紧邻并串联，从而减小了两个沟道的总长度和电路面积，减小了电路信号延迟。

附图说明

图1是传统或门逻辑电路结构图。

图2是传统与非门逻辑电路结构图。

图3是本发明的或逻辑器件的平面结构示意图。

图4是图3的器件沿第一横截面和第二横截面的剖面结构示意图。

图5-图9是本发明的或逻辑器件的基本制作工艺流程示意图（剖面图）。

图10是对本发明的或逻辑器件的基本制作工艺流程加以改进后，在侧墙10形成时的器件结构剖面图（非最终结构图）。

图中附图标记说明如下：

A、B：输入端

T1、T2、T5：pmos

T3、T4、T6：nMOS

Y：输出端

1：P阱或P型衬底

2：隔离

3、4：门控栅

5、7：多晶硅栅极

6：栅极侧壁氧化膜

8、10：侧墙

9：n型源漏区

具体实施方式

为对本发明的技术内容、特点与功效有更具体的了解，现结合附图，详述如下：

本发明的或逻辑器件结构，请参见图3、4所示。