[发明专利]用于数字锁相环的自动环路带宽校准

说明书

相关申请的交叉引用

本申请要求享有由Ba等人于2013年5月7日所提交的、序列号为13/888,490的、题目为“AUTOMATIC LOOP-BANDWIDTH CALIBRATION FOR A DIGITAL PHASE-LOCKED LOOP”的美国申请的优先权，其与本申请共同转让并且通过援引并入本文。

技术领域

本申请总地针对锁相环，并且更具体地，针对锁相环数字带宽校准器和锁相环数字带宽校准方法。

背景技术

锁相环（PLL）的设计中的关键问题是跨工艺、电压和温度（PVT）变化的PLL环路带宽的变化。对于未经调制的PLL，该带宽的减少产生较长的稳定时间，而带宽的增加转译为退化的相位噪声性能。在经调制的PLL的情况下，对PLL的逆传递函数进行仿真的预增强滤波器典型地用来确保例如感兴趣的带宽内的传输链的平坦幅值和群时延响应。PLL和预增强滤波器之间的带宽失配影响高斯最小频移键控（GMSK）调制的RMS相位误差，其中PLL带宽越小，带宽失配的影响越高。因此，即使PLL环路带宽的相对小的变化也可以导致显著的性能退化。因此，PLL环路带宽校准的改进将对本领域是有益的。

发明内容

本公开的实施例提供锁相环数字带宽校准器和锁相环数字带宽校准方法。

在一个实施例中，锁相环数字带宽校准器包括具有增益乘法器存储器的数字环路滤波器以及配置为生成校准偏移信号以发起校准的扰动单元。此外，锁相环数字带宽校准器还包括配置为提供经校正的标称增益用于存储在增益乘法器存储器中的数字带宽校准单元，其中用于经校正的标称增益的数字增益校正由数字积分级和校正数据库确定。

在另一方面，锁相环数字带宽校准方法包括提供采用增益乘法器存储器的数字环路滤波器和通过生成校准偏移信号发起校准。方法还包括提供经校正的标称增益用于存储在增益乘法器存储器中，其中用于经校正的标称增益的数字增益校正由数字积分和所存储的校正量确定。

前述已经概括本公开的优选和可替换特征，使得本领域的技术人员可以更好地理解本公开以下的详细描述。本公开的附加特征将在下文中进行描述，其形成本公开的权利要求的主题。本领域的技术人员应该理解他们可以容易地使用所公开的概念和具体实施例作为基础来设计或修改其他结构以实行本公开的相同目的。

附图说明

现在参考结合附图所采取的以下描述，在附图中：

图1示出了根据本公开的原理所构建的锁相环的实施例的框图；

图2A、2B和2C示出了如可在校准操作期间在PLL中生成的校准波形的示例，该PLL诸如图1的PLL；

图3示出了作为针对25微妙的时间段的图2C所示的二重积分结果的函数的、所要求的增益校正的示例；以及

图4示出了根据本公开的原理所实行的锁相环数字带宽校准方法的实施例的流程图。

具体实施方式

本公开的实施例为数字PLL提供完全数字化环路带宽校准方法，其允许快速并准确的环路带宽校正，同时维护经济有效的实现方案。不同于要求附加的模拟部件（例如电荷泵和数据转换器）、对模拟信号或高频RF信号（例如涉及VCO输出）的复杂处理的方法，该全数字域校准通过处理数字环路滤波器信号以及调整数字增益参数来进行操作。

校准方法测量PLL对单位阶跃输入的响应。单位阶跃输入可以通过快速地改变反馈分频比或数字地将偏移添加到VCO控制信号来取得。输入阶跃一经应用，就针对已确定的持续时间实行数字二重积分操作，其中二重积分可以实现为级联的两个数字累加器。作为另一关键特征，已经在实验上验证了针对选择的最小测量时间，二重积分的输出与环路带宽的倒数成反比。在一个实施例中，使用数据库或存储器（例如查找表）来确定增益校正，其之后被应用到PLL中的数字环路滤波器的数字增益控制。

图1示出了根据本公开的原理所构建的、总地标为100的锁相环的实施例的框图。锁相环（PLL）100可以作为经调制的PLL加以采用并且包括相位检测器105、相位量化器110、数字环路滤波器115，该数字环路滤波器115采用低通滤波器（LPF）并且具有增益乘法器存储器（GMM）；数模转换器（DAC）120、压控振荡器（VCO）级125和反馈分频器130。PLL100还包括扰动（perturbation）单元135和数字带宽校准单元140。