[发明专利]半导体器件及其形成方法有效
申请号: | 201310754040.0 | 申请日: | 2013-12-31 |
公开(公告)号: | CN104743504A | 公开(公告)日: | 2015-07-01 |
发明(设计)人: | 伏广才;张先明;刘庆鹏 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 |
主分类号: | B81C1/00 | 分类号: | B81C1/00;B81B3/00;B81B7/00 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 骆苏华 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 半导体器件 及其 形成 方法 | ||
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种半导体器件及其形成方法。
背景技术
微机电系统(Micro-Electro Mechanical System,简称MEMS)是一种获取信息、处理信息和执行操作的集成器件。微机电系统中的传感器能够接收压力、位置、速度、加速度、磁场、温度或湿度等外部信息,并将所获得的外部信息转换成电信号,以便于在微机电系统中进行处理。压力传感器即是一种将压力信号转换为电信号的转换器件。
电容式压力传感器是现有压力传感器中的一种,现有技术的一种电容式压力传感器包括:衬底;位于衬底表面的第一电极层;位于衬底和第一电极层表面的第二电极层,所述第一电极层和第二电极层之间具有空腔,所述空腔使第一电极层和第二电极层电隔离。
所述第一电极层、第二电极层以及空腔构成电容结构,当所述第二电极层在受到压力时,所述第二电极层会发生形变,导致所述第一电极层和第二电极层之间的距离发生变化,造成所述电容结构的电容值发生改变。由于所述第二电极层受到的压力与所述电容结构的电容值相对应,因此能够将第二电极层受到的压力转化为所述电容结构输出的电信号。
然而,现有的压力传感器性能不稳定。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法,提高传感器的性能。
为解决上述问题,本发明提供一种半导体器件的形成方法,包括:提供衬底,所述衬底表面具有第一导电层,所述第一导电层表面具有牺牲层,所述牺牲层表面具有掩膜层,所述掩膜层暴露出部分牺牲层表面;以所述掩膜层为掩膜,刻蚀所述牺牲层,直至暴露出第一导电层为止,在牺牲层内形成第一开口和第二开口;在所述掩膜层表面、第一开口和第二开口的侧壁和底部表面形成导电膜;在所述导电膜表面形成填充满第一开口和第二开口的介质层;在形成介质层之后,去除掩膜层表面的部分导电膜,以图形化所述导电膜,在第一开口内形成第一插塞,在第二开口内形成第二插塞,在掩膜层表面形成第二导电层,所述第二插塞与第二导电层电学断路,所述第二导电层与第一插塞电连接。
可选的,在形成第二导电层之前,在所述牺牲层表面、第一开口和第二开口的侧壁和底部表面形成保护层,所述导电膜形成于所述保护层表面。
可选的,所述保护层的材料为氮化钛。
可选的,所述保护层的厚度为100埃~200埃。
可选的,所述导电膜的材料为钛、钨、铝或铜。
可选的,所述导电膜的厚度为50埃~150埃。
可选的,第二插塞底部的第一导电层与第一插塞底部的第一导电层电学断路。
可选的,与第二插塞底部连接的第一导电层作为底部电极,所述第二导电层为顶部电极,所述第一导电层、第二导电层、第一插塞和第二插塞构成传感器。
可选的,所述第一开口和第二开口平行于衬底表面方向的宽度为200埃~300埃。
可选的,所述牺牲层的材料与第一导电层、第二导电层和掩膜层的材料不同。
可选的,所述牺牲层的材料为无定形碳。
可选的,所述介质层的形成方法包括:在导电膜表面沉积介质膜,所述介质膜填充满所述第二开口;抛光所述介质膜,直至暴露出掩膜层表面的导电膜为止。
可选的,还包括:在去除掩膜层表面的部分导电膜之后,刻蚀由所述第二导电层暴露出的掩膜层,直至暴露出牺牲层为止;在刻蚀所述掩膜层之后,以第二导电层和掩膜层为掩膜,采用各向同性的刻蚀工艺刻蚀所述牺牲层,直至暴露出第一导电层为止,在所述第一导电层和第二导电层之间形成空腔。
可选的,所述掩膜层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
可选的,所述衬底包括:半导体基底、位于半导体基底表面或半导体基底内的半导体器件、电连接所述半导体器件的电互连结构、以及电隔离所述电互连结构和半导体器件的绝缘层。
可选的,所述第一导电层通过所述电互连结构与所述半导体器件电连接。
可选的,所述绝缘层的材料包括湿度敏感介质材料。
相应的,本发明还提供一种采用上述任一项方法所形成的半导体器件,包括:衬底,所述衬底表面的第一导电层;位于所述第一导电层表面的牺牲层,所述牺牲层表面具有掩膜层,所述牺牲层和掩膜层内具有暴露出第一导电层的第一开口和第二开口;位于第一开口内的第一插塞;位于第二开口内的第二插塞,所述第二插塞与第二导电层电学断路;位于掩膜层表面的第二导电层,所述第二导电层与第一插塞电连接。
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