[发明专利]具有改进时序余量的存储器接口电路

权利要求书

1.一种存储器接口电路，包括：

锁存器电路，其接收数据选通信号和数据选通使能信号，并基于所述数据选通信号锁存所述数据选通使能信号；

逻辑电路，其接收数据选通信号和锁存的数据选通使能信号，并基于所述锁存的数据选通使能信号产生对应的门控的数据选通信号；和

控制电路，其通过监控所述门控的数据选通信号生成控制信号，其中所述逻辑电路接收所述控制信号，并至少部分地基于所述控制信号产生所述门控的数据选通信号。

2.如权利要求1所述的存储器接口电路，其中所述控制电路包括计数器电路。

3.如权利要求2所述的存储器接口电路，其中所述计数器电路配置为对所述门控的数据选通信号中的脉冲进行计数，以产生计数器值，且其中所述计数器电路进一步配置以基于所述计数器值生成所述控制信号。

4.如权利要求3所述的存储器接口电路，其中所述计数器电路进一步配置以响应于确定所述计数器值已达到目标值，断言所述控制信号，其中所述计数器电路进一步配置以接收突发突变信号，且其中所述计数器电路进一步配置以当所述突发突变信号被断言时，调整所述目标值。

5.如权利要求2所述的存储器接口电路，其中所述逻辑电路被配置以传递所述数据选通信号，以响应于所述锁存的数据选通使能信号的激活，产生所述门控的数据选通信号。

6.如权利要求5所述的存储器接口电路，其中所述逻辑电路进一步配置以响应于所述控制信号被所述计数器电路断言，阻止所述数据选通信号作为所述门控的数据选通信号传递。

7.如权利要求2所述的存储器接口电路，其中所述锁存器电路包括交叉耦合的NAND门，其接收所述数据选通使能信号和所述数据选通信号，并响应于解除断言的数据选通信号锁存所述数据选通使能信号。

8.如权利要求2所述的存储器接口电路，进一步包括：

反相器，其接收所述门控的数据选通信号并反转所述门控的数据选通信号，其中所述计数器电路包括时钟输入，其接收反转的门控的数据选通信号。

9.如权利要求8所述的存储器接口电路，其中所述逻辑电路包括：

触发器，其在触发器时钟输入端接收门控的选通信号，其中所述触发器基于所述门控的选通信号捕获所述控制信号。

10.如权利要求9所述的存储器接口电路，其中所述逻辑电路进一步包括：

附加反相器，其接收所述数据选通信号并反转所述数据选通信号；和

附加触发器，其接收所捕获的控制信号并产生中间控制信号，其中所述附加触发器包括异步负清零输入端，其接收所述锁存的数据选通使能信号，且其中所述附加触发器包括附加触发器时钟输入端，其接收所反转的数据选通信号。

11.如权利要求10所述的存储器接口电路，进一步包括：

第一逻辑门，其接收所述中间控制信号和所述锁存的数据选通使能信号，并产生使能信号；和

第二逻辑门，其基于来自所述第一逻辑门的所述使能信号而门控所述数据选通信号。

12.一种可操作以与存储器通信的集成电路，所述集成电路包括：

存储器控制器，其产生数据选通使能信号；和

存储器接口电路，其接收来自所述存储器的数据选通信号，并门控所述数据选通信号以产生门控的数据选通信号，其中所述存储器接口电路监控所述门控的数据选通信号，以控制所述数据选通信号的门控，并且其中所述存储器接口电路包括：

可调整时序和延迟电路，其接收所述数据选通使能信号并产生延迟的数据选通使能信号；和

锁存器电路，其接收所述延迟的数据选通使能信号和所述数据选通信号，并基于所述数据选通信号而锁存所述延迟的数据选通使能信号以产生锁存的使能信号，其中所述存储器接口电路响应于所述锁存的使能信号的激活来传递所述数据选通信号，作为所述门控的数据选通信号。

13.如权利要求12所述的集成电路，其中所述存储器接口电路进一步包括：

计数器电路，其通过对所述门控的数据选通信号中的脉冲进行计数来监控所述门控的数据选通信号。

14.如权利要求13所述的集成电路，其中所述存储器接口电路基于已被所述计数器电路计数的脉冲数量，来阻止所述数据选通信号作为所述门控的数据选通信号被传递。