[发明专利]自-组装结构、其制造方法和包含其的制品

说明书

本发明公开了包含接枝嵌段共聚物、光酸产生剂和交联剂的组合物，上述接枝嵌段共聚物包含含有主链聚合物和第一接枝聚合物的共聚物，第一接枝聚合物包含表面能降低的部分，第一接枝聚合物接枝在主链聚合物上，其中上述表面能降低的部分包含氟原子、硅原子、或氟原子和硅原子的组合。

背景技术

本发明涉及自-组装结构、其制造方法和包含其的制品。

嵌段共聚物形成自-组装纳米结构以降低体系的自由能。纳米结构是具有小于100纳米(nm)的平均最大宽度或厚度的那些结构。该自-组装由于自由能的降低产生了周期性结构。周期性结构可以是区域、薄片或圆柱的形式。由于这些结构，嵌段共聚物的薄膜提供在纳米尺寸上的空间化学差异(contrast)，并且，因此，它们用作用于生成纳米尺寸结构的可替代的、低廉的纳米-图案化材料。虽然这些嵌段共聚物薄膜可以提供在纳米尺寸上的差异，但是其经常难以生产那些可以呈现出周期性小于60nm的共聚物薄膜。然而现代的电子器件经常利用周期性小于60nm的结构并且因此需要生产可以轻易地呈现出具有小于60纳米的平均最大宽度或厚度的结构和同时显示出小于60nm的周期性的共聚物。

已经做过许多尝试来开发具有小于60nm的平均最大宽度或厚度和同时呈现出小于60nm的周期性的共聚物。聚合物链组装成规则排列(特别是周期性的排列)有时称为“自下而上光刻(bottom up lithography)”。用光刻将源自嵌段共聚物的电子器件形成周期性结构的工艺被称为“定向自-组装”。然而，在设法由周期性排列构建可使用的电子器件中不得不面对的四个挑战和甚至最大的困难是：第一、需要以显著的精度和精密度将那些周期性排列配准或定位到电路图形的下层元件，第二、需要在图形中形成非周期性的形状作为电子电路设计的一部分，和第三、形成尖锐的弯曲和拐角的图形和线路端作为部分电路设计的图形布局的必要条件的能力，和第四、在大量的周期性中形成图案的能力。对使用由嵌段共聚物形成的周期性图形的自下而上光刻的这些限制导致为了对齐、形成图形和降低缺陷需要设计复杂的化学外延法(chemoepitaxy)或制图外延法(graphoepitaxy)方案。

传统的“自上而下”光刻，通过光或高能粒子通过掩模投影和聚焦在基材上的薄的光致抗蚀剂层上，或就电子束光刻而言可以包含电子以图案化方式通过电磁场投影在基材上的薄的光致抗蚀剂层上来产生图形，其具有以下优点：相对于形成图案与电路图形的下层元件对齐的惯用方法更加合适，能够在图案中形成非周期性的形状作为电路设计的一部分，能够直接形成线路端和尖锐的弯曲，和能够在大量的周期性中形成图案。然而，自上而下光刻，就光学光刻而言，受到其可以形成的最小图形的限制，这是因为光通过尺寸相近于或小于波长的掩模开孔衍射，导致在掩模和无屏蔽区域之间的光强度调制的损失。其他限制分辨率的重要因素是眩光(light flare)、来自各种膜的交界面的反射流出(reflectionissues)、透镜元件在光学性能方面的缺陷、聚焦深度变化、光子和光酸的散粒噪声和线路边缘粗糙度。就电子束光刻而言,可以形成的最小的有用图案大小受到以下因素的限制：聚束光点的大小、有效精确地缝合(stitch)或合并写入图案的能力、在光致抗蚀剂和下层基材中的电子散射和背散射、电子和光酸的散粒噪声和线路边缘粗糙度。电子束光刻也受到处理能力的高度限制，这是因为图像是以像素乘以像素的图案化方式形成的，因为较小的图形大小需要较小的像素尺寸，单位面积的图像像素的数量随着像素单位尺寸的平方增加。

发明概述

本发明还公开了包含接枝嵌段共聚物、光酸产生剂和交联剂的组合物，上述接枝嵌段共聚物包含含有主链聚合物和第一接枝聚合物的共聚物，第一接枝聚合物包含表面能降低的部分，第一接枝聚合物接枝在主链聚合物上，其中上述表面能降低的部分包含氟原子、硅原子、或氟原子和硅原子的组合。