[发明专利]用于3D装配缺陷检测的3D内置自测机制的系统及方法

说明书

本发明涉及用于3D装配缺陷检测的3D内置自测系统。提供了用于改进3D装配缺陷检测的内置自测(BIST)机制的技术和机构。根据本公开的实施方式，所描述的机构和技术可以起到检测垂直连接3D器件中不同层的互连中的缺陷的作用，也起到检测3D集成电路的2D层中的缺陷的作用。另外，根据本公开的实施方式，提供技术和机构用于不仅确定集成电路中给定接口组中是否存在缺陷，而且确定缺陷可能存在缺陷的具体接口。

优先权信息

本申请要求由Loh等人于2013年1月2日提交的、名称为“3D BUILT-IN SELF-TESTSCHEME FOR 3D ASSEMBLY DEFECT DETECTION(用于3D装配缺陷检测的3D内置自测系统)”的、共同待审美国专利申请No.13/733,071的优先权(代理人案卷号No.ALTRP294/A04017)，在此通过参考引入其全部内容并且用于所有用途。

技术领域

本公开总体上涉及集成电路制造，尤其涉及改进的集成电路测试技术和/或测试用设计(DFT)系统的技术和机构。

背景技术

随着集成电路(IC)变得越来越微型化和复杂，制造挑战也随之增加。这些挑战例如包括互连缩放(interconnect scaling)的障碍。已经提出3D集成电路，作为克服这些挑战的系统。通过使用快速密集封装的裸片间通孔(interdie vias)，3D IC可以提供了使用例如CMOS技术获得持续高性能的可能性。

然后，3D IC的发展呈现出了自己的一套独有的挑战。尤其是，任何半导体器件的制造过程的关键特征是测试。在传统的集成电路制造过程中，例如，在处理晶片之后，使用外部探测装置对晶片进行探测。通过该处理，在分离晶片上的裸片并进行单独封装之前，各个裸片进行功能测试。该过程通常称为“晶片拣选(wafer sort)”。在“最终测试”(FT)阶段也可能进行测试以确保最终封装后的IC功能正常。在3D集成电路制造的环境下的最终测试一般是指在将不同的裸片层3D组装为一个器件或产品之后进行的最终产品测试。

随着IC器件变小，测试也变得更复杂和具有挑战性。越来越需设计用于提前测试的IC芯片。测试技术和测试用设计(DFT)系统在2D器件的背景下已经建立得相当完善，但在3D器件的背景下仍未得到健壮发展。

3D集成电路在测试方面表现出一些特有的挑战。这些测试挑战尤其可以涉及对晶片的探测更困难、对迭层的晶片和裸片中的模块进行测试的困难、热问题、对一些设计的可测试性的挑战、测试系统的成本、以及3D IC专用的处理步骤(例如晶片薄化、对准和结合(bonding))潜在出现的新缺陷。3D集成电路专用的处理步骤可能需要附加的测试处理，例如，第一步骤，确保器件在其各个2D级正常工作(例如，结合前晶片/裸片测试)，和第二步骤(例如，结合后晶片/裸片测试)，以确保在其垂直连接方面功能正常。

测试系统有时无法跟上架构、设计自动化工具和产量提高技术的发展。测试成本和测试设计决策的后果往往是开发用于制造3D集成电路的有效工艺的意想不到的障碍。

本公开的各种实施方式寻求用于测试3D IC和2D IC的测试技术和测试用设计(DFT)系统的改进。

附图说明

提供了用于改进测试3D IC和2D IC的测试技术和DFT系统的技术和机构。

参照下面的说明并结合相应的附图，可以更好地理解本公开的上述技术和机构、以及其他特征、实施方式和优点，在附图中示出了本技术和机构的各种实施方式。附图中，具有相同或相似功能的结构部件用类似的附图标号来标记。

图1为并排或多芯片模块的简化框图；

图2为示出了根据本公开的实施方式的示例性方法的不同特征的简化高级流程图；

图3为3D集成电路的简化框图；