[发明专利]用于校正包括邻近2比特错误的3比特错误的电路和方法

说明书

背景技术

已知在具有一定长度N的二进制序列或二进制字中通过组合错误校正电路利用BCH码来校正1比特错误和任意2比特错误，例如如其在Okano，H.和Imai，H.的“A construction method of high speed decoders using ROM’s for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes”，IEEE Trans.Comp.C36(10)1165-1175，1987中被描述的。

如果BCH码被在Galois域GF(2^m)上，那么N≤2^m-1，且错误校正子(error syndrome)s可以包括2m个分量，其中前m个分量形成子校正子s₁，并且另外的m个分量形成子校正子s₃，如其在使用BCH码时是常见的。如果考虑总体奇偶性，那么错误校正子包括将通过s_p被表示的另外的二进制分量。

还已知利用BCH码通过组合错误校正电路来校正任意3比特错误，如其例如也在Okano，H.和Imai，H.的“A construction method of high speed decoders using ROM’s for Bose-Chadhuri-Hocquenghem and Reed Solomon Codes”，IEEE Trans.Comp.C36(10)1165-1175，1987中被描述的。当校正任意3比特错误时，除了子校正子s₁和s₃，还可以使用另一个子校正子s₅，其类似于s₁和s₃，通常也包括m比特的字宽，使得错误校正子s＝s₁，s₃，s₅通常包括3·m的字宽，并且考虑到总体奇偶性而包括3m+1的字宽。

这里，通过组合错误校正电路的任意3比特错误的校正与相对高的硬件工作量和用于确定对应的错误校正信号的相对大的信号运行时间有联系，这可能是不利的。特别是，用于校正信号的相对长的信号运行时间可能针对时钟率是有限制的。

对于某些电路，更有可能的是，当二进制字中的3个比特是错误的时，与全部三个错误比特是随机分布的情况相比，这些错误比特中的两个发生在特定比特位置处。

一种这样的情况的示例可以是数据存储器，其存储单元可以呈现出大于两个状态，通常每个是一个多值状态。如果数据存储器例如呈现出4个不同状态，那么单元的存储状态存储两个特定比特的信息。这些存储在相同存储单元中的比特在这里被命名为相邻比特。通常，这些比特在要被存储的数据字中还将在空间上邻近。当然还可以存储在一个存储单元中的数据字中并不直接邻近的两比特的信息，例如第一个和第七个比特、第二个和第十三个比特的值，等。从这种方式来说，第一个和第七个比特、以及第二个和第十三个比特是邻近的。为了使描述尽可能简单，在下面通常假定，例如被存储在存储单元中的相邻比特在所考虑的数据字中在空间上也是相邻的。如果不是这种情况，则可以通过简单地交换数据字的比特以使得相邻比特在空间上也相邻来获得。因此，以下不必要在由于例如被存储在相同的存储单元中而相邻的相邻比特以及在所考虑的二进制字中空间上相邻或邻近的相邻比特之间进行区分。

如果现在发生了存储状态(其可以例如呈现四个状态)的错误，那么对应于这个状态的两个相邻比特可能同时都是错误的。如果通过Gray码完成了存储单元的多值状态到二进制值的分配，如其例如在Rupprecht，W.，Steinbuch，K.的“Nachrichtentechnik”的第339-341页、Springer Verlag1967中被提出且是一般惯例的那样，那么仅仅是将存储状态变化成物理上相邻的状态值的存储单元的状态值错误导致被分酏给该存储状态的二进制值之一中的1比特错误。

存储单元的将正确的存储状态误用为非相邻存储状态的存储状态错误导致被分配给该存储状态的二进制数据的相邻二进制值中的2比特错误。

可能的是，要被校正的字的比特是三态存储器或者多值存储器的辅助二进制读取值，如其在2012年10月31日提交的、题为“Circuit and Method for Multi-Bit Correction”的美国专利申请号13/664,495中被描述的那样，该专利申请的全部内容通过引用在这里被包括在此说明书中。