[实用新型]一种FPGA原型验证板堆叠的时钟同步装置

权利要求书

1.一种FPGA原型验证板堆叠的时钟同步装置，包括主FPGA原型验证板和至少一块从FPGA原型验证板，其特征在于，所述主FPGA原型验证板和从FPGA原型验证板包括时钟芯片，主控芯片，至少一个从FPGA芯片和高速接口，所述主控芯片包括本地时钟输入引脚，堆叠时钟输入引脚，选择信号输入引脚，反馈时钟输入引脚，从FPGA时钟同步时钟信号输出引脚，反馈时钟同步时钟信号输出引脚和高速接口同步时钟信号输出引脚，

其中选择信号输入引脚连接输入高低电平信号，反馈时钟同步时钟信号输出引脚输出至反馈时钟输入引脚，从FPGA时钟同步时钟信号输出引脚输入至对应的从FPGA芯片，主FPGA原型验证板上的高速接口同步时钟信号输出引脚输出至其上的高速接口，主FPGA原型验证板上的高速接口与从FPGA原型验证板上的高速接口相连，从FPGA原型验证板上的高速接口输出至从FPGA原型验证板上的堆叠时钟输入引脚。

2.根据权利要求1所述的FPGA原型验证板堆叠的时钟同步装置，其特征在于，

其中主控芯片进一步包括第一数据选择器，第二数据选择器，时钟管理单元和全局时钟缓冲器，

所述第一数据选择器的两个输入端口分别通过本地时钟输入引脚输入本地晶振时钟信号，通过堆叠时钟输入引脚输入堆叠时钟输入信号，通过选择信号输入引脚连接高低电平信号；

所述第二数据选择器的两个输入端口通过反馈时钟输入引脚输入反馈时钟输入信号，通过选择信号输入引脚连接高低电平信号；

所述第一数据选择器的输出端口的输出信号输入至时钟管理单元的时钟输入端口，第二数据选择器的输出端口的输出信号输入至时钟管理单元的反馈时钟输入端口；

所述时钟管理单元的输出端口的输出信号输入至全局时钟缓冲器，再通过全局时钟缓冲器输出多路同步时钟信号，通过从FPGA时钟同步时钟信号输出引脚输出FPGA时钟同步时钟信号至从FPGA芯片，通过高速接口同步时钟信号输出引脚输出高速接口同步时钟信号，通过反馈时钟同步时钟信号输出引脚输出反馈时钟同步时钟信号至反馈时钟输入引脚，时钟管理单元的锁相环调整时钟管理单元的时钟输入端口以及反馈时钟输入端口同频同相。

3.根据权利要求2所述的FPGA原型验证板堆叠的时钟同步装置，其特征在于，所述时钟管理单元的锁相环为数字锁相环或模拟锁相环。