[实用新型]一种用于液晶驱动电路的保护电路

说明书

技术领域

本实用新型涉及智能电网领域的一种用于液晶驱动电路的保护电路。 

背景技术

保护电路位于液晶驱动电路的接地端（VSS）和电源端（VDD）之间。保护电路的作用是在液晶驱动电路的接地端或者电源端产生静电电压时,使静电电荷得到及时释放,保护液晶驱动电路的安全运行。目前的保护电路如图1所示，包括N个NMOS开关管51和N个PMOS开关管52，每个NMOS开关管51的源极接液晶驱动电路的接地端，漏极接液晶驱动电路的电源端，每个PMOS开关管52的源极接液晶驱动电路的电源端，漏极接液晶驱动电路的接地端。在液晶驱动电路的接地端或者电源端生成静电电压（ESD）时，液晶驱动电路的接地端或者电源端的电压超过部分NMOS开关管51或者部分PMOS开关管52的阈值电压时，这些NMOS开关管51或PMOS开关管52导通，使静电电荷得到有效释放，由于不是所有的NMOS开关管51和所有的PMOS开关管52一起导通，降低了保护电路的有效性。 

实用新型内容

本实用新型的目的是为了克服现有技术的不足，提供一种用于液晶驱动电路的保护电路,在液晶驱动电路的接地端或者电源端生成静电电压时，该保护电路上的所有的NMOS开关管和PMOS开关管都一齐导通，从而提升了保护电路的性能。 

实现上述目的的一种技术方案是：一种用于液晶驱动电路的保护电路，包括N个NMOS开关管和N个PMOS开关管，每个所述NMOS开关管的源极接液晶驱动电路的接地端，漏极接液晶驱动电路的电源端，每个所述 PMOS开关管的源极接液晶驱动电路的电源端，漏极接液晶驱动电路的接地端，每个所述的NMOS开关管的源极和栅极之间设置第一并联电阻，每个所述的PMOS开关管的栅极和源极之间分别设置第二并联电阻。 

进一步的，所述第一并联电阻和所述第二并联电阻的阻值相等。 

采用了本实用新型的一种用于液晶驱动电路的保护电路的技术方案，即每个所述的NMOS开关管的源极和栅极之间均设置第一并联电阻，每个所述的PMOS开关管的栅极和源极之间均设置第二并联电阻的技术方案。其技术效果是：在液晶驱动电路的接地端或者电源端生成静电电压时，该保护电路上的所有的NMOS开关管和PMOS开关管都一齐导通，从而提升了保护电路的性能。 

附图说明

图1为现有技术的一种用于液晶驱动电路的保护电路的示意图。 

图2为本实用新型的一种用于液晶驱动电路的保护电路的示意图。 

具体实施方式

请参阅图2，本实用新型的发明人为了能更好地对本实用新型的技术方案进行理解，下面通过具体地实施例，并结合附图进行详细地说明： 

本实用新型的一种用于液晶驱动电路的保护电路位于液晶驱动电路的接地端（VSS）和电源端（VDD）之间，包括N个NMOS开关管51和N个PMOS开关管52，每个NMOS开关管51的源极接液晶驱动电路的接地端，漏极接液晶驱动电路的电源端，每个PMOS开关管52的源极接液晶驱动电路的电源端，漏极接液晶驱动电路的接地端，每个NMOS开关管51的源极和栅极之间均设置第一并联电阻53，每个PMOS开关管52的栅极和源极之间分别设置第二并联电阻54。 

由于NMOS开关管51上设有一个寄生NPN管，该寄生NPN管开启时能吸收大量电流，PMOS开关管51设有一个寄生PNP管，该寄生PNP管开启时能吸收大量电流。利用这一原理可以在控制保护电路在线路板上的排布面积的同时，不降低该保护电路的对静电电压（ESD电压）的保护的能力。 

保护电路中设置第一并联电阻53是为了在液晶驱动电路的接地端或者电源端生成静电电压时，位于NMOS开关管51的栅极和漏极间的寄生电容与第一并联电阻53耦合，并耦合成一个瞬态电压，确保每个NMOS开关管51都一齐导通，释放液晶驱动电路的接地端或者电源端的静电电荷。 

保护电路中设置第二并联电阻54是为了在液晶驱动电路的接地端或者电源端生成静电电压时，位于PMOS开关管52的栅极和漏极间的寄生电容与第二并联电阻54耦合，并耦合成一个瞬态电压，确保每个PMOS开关管54都一齐导通，释放液晶驱动电路的接地端或者电源端的静电电荷。 

所有NMOS开关管51和PMOS开关管52都一齐导通，确保保护电路对于静电电压保护的有效性。这样可以增强整个液晶驱动电路的可靠性，使其满足智能电网应用的需要。 

为了进一步增强保护电路的有效性，本实施例中第一并联电阻53和第二并联电阻54的阻值是相同的。 

本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本实用新型，而并非用作为对本实用新型的限定，只要在本实用新型的实质精神范围内，对以上所述实施例的变化、变型都将落在本实用新型的权利要求书范围内。