[实用新型]全数字开关磁阻电机调速控制器

权利要求书

1.一种全数字开关磁阻电机调速控制器，包括DSP与FPGA、开关磁阻电机、位置检测电路、电流检测调理电路、驱动隔离电路、功率变换电路、保护电路、电源管理电路，其特征是：DSP与FPGA相连接，FPGA的输出端与驱动隔离电路连接，驱动隔离电路的输出接功率变换电路，功率变换电路的输出接开关磁阻电机，开关磁阻电机的输出分别连接位置检测电路、保护电路和电流检测调理电路，位置检测电路和保护电路的输出分别与FPGA连接，电流检测调理的输出与DSP控制器连接，电源管理电路分别与DSP、FPGA、功率变换电路连接；其中：位置检测电路用于检测开关磁阻电机的转子位置，保护电路用于从开关磁阻电机取样电压电流温度信号，电流检测调理电路用于检测开关磁阻电机的三相电流，电源管理电路用于提供DSP、FPGA、功率变换电路的电源。

2.根据权利要求1所述的全数字开关磁阻电机调速控制器，其特征在于，所述的DSP采用的芯片的型号为TMS320F2812。

3.根据权利要求1所述的全数字开关磁阻电机调速控制器，其特征在于，所述的FPGA采用的芯片的型号为EP1C3。

4. 根据权利要求1所述的全数字开关磁阻电机调速控制器，其特征在于：DSP与FPGA之间设置了三态缓冲芯片，所述三态缓冲芯片包括A端口、B端口以及使能信号输入端 和方向选择信号输入端，A端口和B端口分别通过16位数据总线和FPGA的数据端口DATA[15:0]与DSP的数据端口XD[15:0]交互数据，DSP的和信号端口分别通过控制三态缓冲芯片的和实现对数据传输的方向控制；FPGA的地址端口A[3:0]通过地址总线接收DSP的地址端口XA[3:0]的输出信号；DSP的时钟信号输出端XCLKOUT输出经小电阻（R）阻抗匹配后的信号到FPGA的时钟信号输入端CLK作为FPGA的读写逻辑时钟基准，保证DSP与FPGA之间数据传输同步性；FPGA的INT1端口向DSP的XINT1端口发中断请求信号，通知DSP接收数据。

5. 根据权利要求4所述的全数字开关磁阻电机调速控制器，其特征在于：所述三态缓冲芯片的型号为74LVTH16245。