[实用新型]输入/输出接收机和相关联的系统

说明书

技术领域

本实用新型一般涉及数据处理技术，更具体地，涉及输入/输出接收机和相关联的系统。 

背景技术

在过去十年中，工程师们一直稳定地增加跨各种产业标准的高速串行I/O实现的数据速率来满足企业和消费者应用的增长的需要。当前的产品已经针对每秒8-10千兆比特的数据速率。处于这种数据速率的接收机时钟和数据恢复架构常常是复杂且有挑战性的。架构一直在进化以提高性能和功率。在业界广泛使用的现有技术有两类接收机架构：如在现有技术图1中示出的具有Alexander相位检测和双次速率采样的时钟和数据恢复，和如在现有技术图2中示出的使用Mueller-Müller原理的符号率定时恢复方法。 

使用Alexander类型定时恢复的接收机架构实现了如图1所示的双次速率采样。其典型地由以下部件组成：高增益、高带宽CTLE（连续时间线性均衡放大器）、两相位插值器（PI）、数据和边缘采样器，和数字CDR（时钟数据恢复）块。差分输入信号RXP和RXN由CTLE进行放大，并且其输出（outp和outn）驱动数据采样器和边缘采样器二者。两相位插值器混合PLL输入时钟，并生成用于数据采样器的同相时钟（clki）来在单位间隔（UI）的中间对CTLE输出进行量化，并且生成用于边缘采样器的正交时钟（clkq）来在单位间隔（UI）的转换实例处量化CTLE输出。放入匹配时钟缓冲器（CLKBUF）来构建分别用于clki和clkq的时钟树。采样器典型地使用时钟的上升边缘和下降边缘来捕捉CTLE输出，其中d0是在clki上升边缘的偶数位数据采样，d1是在clki下降边缘的奇数位数据采样，e0是在clkq上升边缘的偶数位边缘采样，并且e1是在clkq下降边缘的奇数位边缘采样。数据采样器还生成数字时钟（clk）来绑定d0、d1、 e0、e1以驱动下游逻辑。数字CDR块使用数据和边缘采样来制定Alexander相位检测，并且相位误差输出驱动数字回路滤波器。回路滤波器输出被编码为相位插值器DAC（数模转换器）控制代码（pi_dac1和pi_dac2），以分别调整两相位插值器的时钟相位。使用Alexander类型定时恢复的接收机架构在业界已得到广泛使用，但是在数据速率保持增长时，其面临日益增加的设计挑战，因为Alexander相位检测的2X采样需求使功率效率变得更小。 

使用Mueller-Müller原理的符号率定时恢复在最近的串行I/O接收机架构中已获得更多的吸引力。这种接收机典型地由以下部件组成：具有自动增益控制（AGC）的高增益、高带宽CTLE（连续时间线性均衡放大器）、具有数据和误差采样器的DFE（决策反馈均衡器，电压或是电流积分类型），以及基于Mueller-Müller算法的时钟-数据恢复电路。 

与基于CDR的“数据-边缘”所需的双次采样（单位间隔的中间和边缘）相比，Mueller-Müller CDR算法需要在每单位间隔（UI）采样，因而需要更少数量的采样器并且具有更高效的面积和功率效率。图2中示出了使用具有AGC的CTLE、DFE、Mueller-Müller CDR算法和基于优化的最小均方（LMS）的这种架构。CTLE放大差分输入信号RXP和RXN，并且其输出（outp和outn）驱动决策反馈均衡器（DFE）。单相位插值器混合PLL输入时钟并生成同相时钟输出（clki）。clki是通过用于采样器的时钟树网络（CLKBUF）分布来将均衡器输出（vxp和vxn）量化为数据和误差位。采样器进一步生成数字时钟（clk）来绑定用于下游逻辑的数据和误差。数字CDR块使用数据和误差位制定Mueller-Müller算法，并且相位误差输出驱动数字回路滤波器。回路滤波器输出被编码为相位插值器DAC控制代码（pi_dac1），以调整相位插值器的时钟相位。同时，数字LMS块利用相同的数据和误差位来通过控制信号AGCCoef来调整CTLE的增益以及通过控制信号DFECoef调整均衡。优化装置被设计为最小化DFE差分输出（vxp-vxn）对误差采样器的参考电压水平的电压均方误差。总之，Mueller-Müller CDR回路和AGC-DFE回路基于由DFE产生的均衡采样同时会聚，导致CDR和DFE回路相互作用。这种架构可称作为“均衡MMCDR”。固有的回路相互作用能消极地影响这种均衡MM CDR接收机架构 的性能和稳定性。 

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