[实用新型]基于数据缓存重配置的多核间数据交换装置

说明书

技术领域

本实用新型涉及多核（包含两核及两核以上）处理器设计领域，尤其涉及处理器内部多个处理内核之间数据交换的方法及装置。

背景技术

一般情况下，多核处理器的各CPU核心执行的程序之间有时需要进行数据共享与同步，因此其硬件结构必须支持核间通信。高效的通信机制是多核处理器高性能的重要保障，目前比较主流的片上高效通信机制有两种，一种是基于总线共享缓存（Cache）结构，一种是基于片上互连结构。Cache，也叫高速缓冲存储器，是存在于主存与CPU（即处理内核）之间的缓冲存储器，一般由静态存储芯片(SRAM)组成，容量比较小但速度比主存高得多，接近于CPU的速度。Cache的功能是用来存放那些近期需要运行的指令与数据，目的是提高CPU对存储器的访问速度。

现有双核CPU的结构图如图1所示。其中通过CPU内部高速交换总线进行多核间通信的就是基于总线共享缓存结构（即共享Cache结构），它是指每个处理内核拥有共享的二级缓存、三级缓存或者外部存储器（如SDRAM等），用于保存比较常用的数据，并通过连接核心的总线进行互相通信。这种系统的优点是结构简单，通信速度快，缺点是基于CPU内部高速交换总线的结构可扩展性较差。而通过核间数据线进行多核间通信的就是基于片上互连的结构，是指每个CPU核心具有独立的处理单元和缓存，各个CPU核心通过交叉开关或片上网络等方式连接在一起。各个CPU核心间通过消息通信。这种结构的优点是可扩展性好，数据带宽有保证；缺点是硬件结构复杂，且需要对软件作出较大的改动。

图1所示结构综合了上述两种通信方式，代表着现有设计中综合利用这两种通信方式来进一步提高核间通信性能的趋势。例如现在就有人提出在全局范围采用片上互联结构而局部采用总线共享缓存结构的核间通信技术，来达到核间通信性能与系统硬件结构复杂性的平衡。但实践表明，这种将上述两种通信方式简单地叠加利用的技术，核间的数据交换速度及可靠性仍然是有限的，且实现起来比较困难。

发明内容

为了解决上述现有技术中所存在的技术问题，本实用新型的首要目的在于提供一种基于数据缓存重配置的多核间数据交换装置，该装置用于进行数据缓存转让和交换，实现上述通过对数据缓存重新配置来实现多核间数据交换的方法。

本实用新型的目的通过以下技术方案实现：

基于数据缓存重配置的多核间数据交换装置，其特征在于：包括第一处理内核、第二处理内核、缓存交叉开关、连接在第一处理内核与第二处理内核之间的开关控制模块，其中第一处理内核设有两路组相联映射的第一路数据缓存、第二路数据缓存，第二处理内核设有两路组相联映射的第三路数据缓存、第四路数据缓存，缓存交叉开关分别与第一处理内核、第二处理内核、第二路数据缓存、第三路数据缓存、开关控制模块连接。

上述交换装置还包括第三处理内核、第二缓存交叉开关、连接在第二处理内核与第三处理内核之间的第二开关控制模块，其中第三处理内核设有两路组相联映射的第五路数据缓存和第六路数据缓存，第二缓存交叉开关分别与第三处理内核、第二处理内核、第五路数据缓存、第六路数据缓存、开关控制模块连接。

上述交换装置还包括与所述数据缓存连接的、用于存储外部所输入运算数据的外部存储器。

基于数据缓存重配置的多核间数据交换方法，包括以下步骤：

a、为每个处理内核配置至少2路数据缓存，对每个处理内核的数据缓存进行相同的组相联映射；

b、从每个处理内核的数据缓存中选取至少1路数据缓存作为与其它处理内核进行通信的数据交换单元；

c、切换步骤b所述数据交换单元与处理内核的连接，进而实现各处理内核对数据交换单元的控制权的转让和交换；

d、步骤b所述数据交换单元的地址转换模块跟随所对应的数据交换单元切换，以实现处理内核之间交换数据缓存后的数据访问。

上述交换方法中，步骤a所述的组相联映射为常规的缓存组相联映射，可以为2路组相联映射、4路组相联映射或8路组相联映射。相联映射的路数和缓存容量的大小与芯片系统的性能和成本有关。

上述交换方法中，步骤c所述的切换为数据缓存接口的互相切换。

上述交换方法中，步骤c所述的切换为开关控制的切换，当多个处理内核间完全对称平等时，交换数据时由需要交换数据的处理内核提出交换申请，等待另一处理内核来应答；当多个处理内核中有一个是主控处理内核时，交换数据时则由主控处理内核根据任务需求来动态控制和分配。

本实用新型相对于现有技术具有以下优点：