[实用新型]一种面积优化的FPGA互连结构

说明书

技术领域

本发明涉及FPGA互连结构，更具体地讲涉及面积优化的FPGA互连结构。

背景技术

有许多应用要求集成电路具有可编程或可配置的互联网络。一个这样的应用是现场可编程逻辑门阵列（Field programmable gate array，简称FPGA），其中，逻辑门通过可配置的互联网络而彼此连接。作为独立芯片或系统中核心部分起作用的FPGA已经广泛被应用于大量微电子设备中。

在FPGA的基本结构当中，多路复用器（MUX）应用的非常广泛。多路复用器是构成FPGA的基本互连单元，通常FPGA有80%的面积被互连单元占用。因此减小基本互连单元的面积对于减小FPGA芯片的整体面积有着很重要的意义。

图1为现有技术中通常采用的FPGA互连结构64×1多路复用器的结构示意图。如图1所示，该结构采用两级多路复用器来实现，其中第一级由16个4选1多路复用器组成，该第一级中所有4选1多路复用器共享相同的配置位，第二级由一个16选1多路复用器组成。

图2为现有技术中通常采用的FPGA互连结构64×4多路复用器的结构示意图。如图2所示，该结构采用四组FPGA互连结构64×1多路复用器组成，该结构占用了较大的版图面积。

本发明根据多路复用器的版图设计特点，设计了一种互连结构（xbar），可以有效的减小互连单元的面积。

发明内容

本发明的目的是提供能够克服以上问题的FPGA互连结构。

本发明提供一种FPGA互连结构，包含：第一级多路复用器和至少另一级多路复用器，其中第一级多路复用器的输出信号构成所述至少另一级多路复用器的输入信号；所述至少另一级多路复用器包括多个多路复用器，所述多个多路复用器具有相同的多位第一输入信号。

第一级多路复用器由N组次级多路复用器组成，每组次级多路复用器共享配置位。次级多路复用器由M组多路复用器组成，所述M组多路复用器具有相同的多位第二输入信号。

附图说明

图1是现有技术中FPGA互连结构64×1多路复用器的结构示意图；

图2是现有技术中FPGA互连结构64×4多路复用器的结构示意图

图3是本发明实施例的FPGA互连结构64×4多路复用器的结构示意图；；

图4是图3所示的第二级多路复用器的结构示意图；

图5是实施例中采用的源-漏共享技术图；

图6是图4所示第二级多路复用器一部分的的设计版图；

图7是图3所示的第一级多路复用器的结构示意图；

图8是本发明实施例的FPGA互连结构64×32多路复用器的结构示意图;

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

图3是根据本发明实施例的FPGA互连结构64×4多路复用器的结构示意图。如图3所示，该结构系统有64位输入信号和4位输出信号，由两级多路复用器组成。

输入端的64位信号分离为四组16位信号，每组16位信号又分离为四组4位信号作为第一级多路复用器的输入信号。第一级多路复用器包括四组次级多路复用器，每组次级多路复用器包括4个4选1多路复用器并共享配置位，每组次级多路复用器输入一组16位信号并输出一组4位信号。第一级多路复用器输出的四组4位信号经叠加后形成一组16位信号并作为第二级多路复用器的输入信号。

第二级多路复用器由四个16选1的多路复用器组成，每个16选1的多路复用器输入一组16位信号并输出四组1位信号，该四组1位信号经叠加后形成一组4位信号作为系统的输出信号。其中输入到每组16选1的多路复用器的16位信号是相同的。

图4是图3所示第二级多路复用器的结构示意图。如图4所示，有由上到下排列的四组（行）4选1多路复用器，每组由多路复用器s0、多路复用器s1、多路复用器s2、多路复用器s3和多路复用器s4组成。