[实用新型]一种RFID小数分频PLL装置

说明书

技术领域

本实用新型涉及一种RFID小数分频PLL装置。 

背景技术

锁相环作为时钟发生器在现阶段SOC芯片中的应用越来越广泛，高精度、低功耗的锁相环得到了更大的发展。然而，由于传统整数型锁相环电路本身的特点，它的输出频率的解析度较低，无法满足一些需要高解析度输出频率的系统要求。在射频微波收发器中往往需要使用锁相环，在现有技术中，经常采用粗调和细调相结合的方法将锁相环的输出频率锁定在参考频率上。而且锁相环频率的数字频段调节时间较长，一是没有充分利用锁相环中鉴相器的频率比较高的特点，二是在数字频段粗调过程中，没有配合二分查找法的特点，比较精度保持不变。在这个情况下，小数分频的锁相环由于输出频率解析度很高而得到了广泛的应用。而现有的小数N分频PLL的缺点是杂散水平较高，平均分频是正确的，但瞬时分频是错误的。因此，PFD和电荷泵会不断地试图校正瞬时相位误差。提供求平均值功能的调制器会承受繁重的数字运算活动，从而在输出处产生杂散成分。数字噪声加上电荷泵的匹配不精确性，导致杂散水平高于大多数通信标准的容许水平。 

实用新型内容

本实用新型要解决的技术问题是提供一种低N值、低噪音，降低杂散水平的RFID小数分频PLL装置。 

为解决上述问题，本实用新型采用如下技术方案：一种RFID小数分频PLL装置，包括鉴相器、加法器、低通滤波器、压控振荡器、脉冲删除电路、分频器、可编程放大器、兼容器、相位寄存器、小数累加器和小数寄存器，所述鉴 相器、加法器、低通滤波器、压控振荡器、脉冲删除电路和分频器依次相连，所述可编程放大器、兼容器、相位寄存器、小数累加器、鉴相器和加法器依次相连，所述小数累加器和小数寄存器相连。 

作为优选，所述相位寄存器与脉冲删除电路相连，所述分频器为小数N程序分频器。 

作为优选，所述兼容器为数字模拟转换器。 

本实用新型RFID小数分频PLL装置的有益效果是：由于所述RFID小数分频PLL装置采用在鉴相器后面增加一个加法器，在分频器之前增加脉冲删除电路，具有低N值、低噪音，降低杂散水平的优点。 

附图说明

图1为本实用新型RFID小数分频PLL装置的原理框图。 

具体实施方式

参阅图1所示，一种RFID小数分频PLL装置，包括鉴相器、加法器、低通滤波器、压控振荡器、脉冲删除电路、分频器、可编程放大器、兼容器、相位寄存器、小数累加器和小数寄存器，鉴相器、加法器、低通滤波器、压控振荡器、脉冲删除电路和分频器依次相连，可编程放大器、兼容器、相位寄存器、小数累加器、鉴相器和加法器依次相连，小数累加器和小数寄存器相连。 

所述相位寄存器与脉冲删除电路相连，所述分频器为小数N程序分频器，所述兼容器为数字模拟转换器。 

完成小数_N分频通用的方法是采用一个相位累加器，图1中的上部分是一基。本单环锁相频率合成器，鉴相频率为fr，所不同的是鉴相器后面增加一个加法器，在N程序分频器之前增加脉冲删除电路。N和F值由微机控制。小数寄存器、加法器和相位寄存器决定了从VCO(压控振荡器)输出中删除脉冲的频繁程 度。删除脉冲电路时每删除一个脉冲，VCO信号经N分频后输出电压就产生一个相移，以致使鉴相器输出发生一次跳变。整个过程中鉴相器输出是一个阶梯电压，假如这阶梯电压直接加大到VCO，对VCO进行频率调整，则合成器的输出频谱显然十分差的。为了获得良好的输出频谱，必须消除该阶梯电压的影响。相位寄存器中含有分频比的小数部分F的信息，该信息在DAC中变换成一个模拟信号，即与鉴相器输出级的阶梯电压的极性恰好相反的阶梯电压，两者通过加法器相消，当环路达到稳态后，两个极性相反的阶梯电压相加后，得到所需的直流电平，这样就达到既完成小数分频，又改善信号频谱的目的。