[实用新型]一种用于采样时钟的相位延迟装置

说明书

技术领域

本实用新型涉及采样时钟的全数字锁相环技术，尤其涉及用于采样时钟的相位延迟装置。

背景技术

在多媒体技术应用（例如视频应用）中，锁相环恢复的像素时钟（pixel clock）在提供给模数转换器（ADC）作为采样时钟（sample clock）前，需要进行相位延迟（Phase delay），以确保ADC采样到的信号正确无误。通常的作法，是在锁相环（PLL，Phase Locking Loop）电路的输出后加上延迟锁定环（DLL，Delay Locking Loop）电路（PLL+DLL）来实现相位延迟，如图1所示。

这种传统的（PLL+DLL）实现相位延迟的方式存在诸多缺陷：一是会引入新的噪声，不利于减小时钟抖动（jitter）；二是相位延迟的分辨率不够，且线性度不好；三是增加了电路的功耗和面积。

发明内容

本实用新型所要解决的技术问题是提供一种用于采样时钟的相位延迟装置，能够在保证相位延迟精确度要求的前提下减少电路的功耗和面积。

为了解决上述技术问题，本实用新型提供了一种用于采样时钟的相位延迟装置，包括全数字锁相环装置和加法器，其中：

全数字锁相环装置包括依次连接的数字环路滤波模块、数字控制振荡模块、第一分频模块、第二分频模块以及时间-数字转换模块；该时间-数字转换模块的一个输入端为时钟输入信号，该时间-数字转换模块的另一输入端连接第二分频器的输出端，该时间-数字转换模块的输出端连接加法器的第一输入端，该加法器的第二输入端为数字控制字信号，该加法器的输出端连接所述数字环路滤波模块的输入端；第一分频器的输出端为时钟输出端。

进一步地，数字控制字信号的大小与时间-数字转换模块的增益相关，即：设该时间-数字转换模块的精度为Tu，时钟输出端的信号周期为To，所要产生的时钟输入信号和第二分频器输出端的信号之间存在的相位差是Tdly；则数字控制字信号的数值为Tdly/Tu。

本实用新型在全数字锁相环电路中添加相位补偿,使输出时钟和输入时钟之间产生精确度可控制且线性度高的相位延迟。由于相位补偿直接添加到数字电路中，因而电路具有功耗低/面积小的优点，且不会将新的噪声引入电路。

附图说明

图1为现有的用于采样时钟的相位延迟装置电路结构示意图；

图2为本实用新型的用于采样时钟的相位延迟装置实施例的电路结构示意图。

具体实施方式

以下结合附图和优选实施例对本实用新型的技术方案进行详细地阐述。应该理解，以下列举的实施例仅用于说明和解释本实用新型，而不构成对本实用新型技术方案的限制。

本实用新型提供的锁相环相位延迟装置实施例的电路结构如图2所示，包括全数字锁相环装置1（ADPLL1）和加法器2，其中：ADPLL1包括依次连接的数字环路滤波模块（DLF）、数字控制振荡模块（DCO）、第一分频模块（/N1）、第二分频模块（/N2）以及时间-数字转换模块（T2D）；T2D的一个输入端为时钟输入信号CK_IN，T2D的另一输入端连接第二分频器的输出端，T2D的输出端连接加法器2的第一输入端，加法器2的第二输入端为数字控制字（DP_SET）信号，加法器2的输出端连接数字环路滤波模块的输入端；第一分频器的输出端为时钟输出端CK_OUT。

在上述装置实施例中，

T2D将CK_IN与CK_FB的相位差（Phase error）转化为数字的相位差信号，DLF对数字的相位差进行数字滤波，输出一个数字控制字（DCW，Digital Control Word）信号来控制DCO，DCO输出的CK_VCO信号，经过第一分频器N1、第二分频器N2，则输出CK_FB信号。

当DP_SET信号为0时，ADPLL1根据CK_IN和CK_FB的相位差进入捕获过程，由于ADPLL1是一个开环高增益的负反馈系统，所以当环路稳定后（调整CK_IN和CK_FB为同相位）后，则CK_IN和CK_FB的相位差为0），使得ADPLL为锁定状态，则CK_FB信号与CK_IN信号具有相同的频率，CK_IN和CK_FB具有相同固定的相位，即锁定了相位。

当改变DP_SET信号后，环路因失去平衡而重新进入捕获过程。T2D原来输出的信号经过加法器2，与输入的DP_SET信号相加，形成和信号，和信号经过滤波器输出DCW信号，该DCW信号控制DCO的输出信号CK_VCO。最终，CK_IN和CK_FB的相位差信号在DP_SET信号的控制下，得到精确的相位延迟信号，即时钟输出信号CK_FB与时钟输入信号CK_IN的相位延迟。

在上述装置实施例中，