[实用新型]存储器比较刷新电路模块

权利要求书

1.一种存储器比较刷新电路模块，它与存储器（7）相连接，存储器（7）包括多个存储体（8），它包括地址译码器（4）、时钟控制单元（5）、刷新电路（6），其特征在于：它还包括基准单元（1）、由多个冗余单元（2）组成的冗余电路（9）、由多个比较单元（3）组成的比较电路（10），每个所述存储体（8）的一侧均设有一个所述冗余单元（2），所述冗余单元（2）与所述时钟控制单元（5）相连接，所述冗余单元（2）与所述比较单元（3）相连接，所述比较单元（3）与所述基准单元（1）相连接，所述比较单元（3）与所述地址译码器（4）相连接，所述地址译码器（4）与所述刷新电路（6）相连接，所述刷新电路（6）与所述存储器（7）相连接。

2.根据权利要求1所述的存储器比较刷新电路模块，其特征在于：所述比较单元（3）的数量与所述冗余单元（2）的数量相等，且一一对应连接，所述冗余单元（2）由一个第二MOS管（Q2）组成，所述比较单元（3）由一个第三MOS管（Q3）组成，所述第二MOS管（Q2）的漏极与所述第三MOS管（Q3）的栅极相连接。

3.根据权利要求1所述的存储器比较刷新电路模块，其特征在于：所述时钟控制单元（5）包括第五MOS管（Q5）、第六MOS管（Q6），所述第五MOS管（Q5）的栅极与所述第六MOS管（Q6）的栅极相连接，为时钟信号CLK的输入端，所述第六MOS管（Q6）的源极接地。

4.根据权利要求1所述的存储器比较刷新电路模块，其特征在于：所述基准单元（1）包括第一MOS管（Q1）、第四MOS管（Q4），所述第一MOS管（Q1）的栅极与所述第四MOS管（Q4）的栅极相连接，所述第一MOS管（Q1）的漏极与所述第四MOS管（Q4）的漏极相连接，所述第一MOS管（Q1）的源极与所述第五MOS管（Q5）的漏极相连接，所述第四MOS管（Q4）的源极与所述第六MOS管（Q6）的漏极相连接，所述基准单元（1）的输出电平信号始终处于高电平状态。

5.根据权利要求1或2或3或4所述的存储器比较刷新电路模块，其特征在于：所述第二MOS管（Q2）的源极与所述第五MOS管（Q5）的源极相连接，所述第二MOS管（Q2）的栅极与所述刷新电路（6）相连接，所述第三MOS管（Q3）的源极与所述第五MOS管（Q5）的漏极相连接，所述第三MOS管（Q3）的漏极与所述第一MOS管（Q1）的漏极、所述第四MOS管（Q4）的漏极相连接，所述第三MOS管（Q3）的漏极与所述地址译码器（4）相连接。

6.根据权利要求5所述的存储器比较刷新电路模块，其特征在于：所述第二MOS管（Q2）为PMOS管，所述第三MOS管（Q3）为PMOS管。

7.根据权利要求5所述的存储器比较刷新电路模块，其特征在于：所述第一MOS管（Q1）为PMOS管，所述第四MOS管（Q4）为NMOS管。

8.根据权利要求5所述的存储器比较刷新电路模块，其特征在于：所述第五MOS管（Q5）为PMOS管，所述第六MOS管（Q6）为NMOS管。