[实用新型]一种基于FPGA的简易符合系统

说明书

技术领域

本实用新型涉及高速光通信测量设备，特别涉及一种基于FPGA的简易符合系统。

背景技术

在高速光通信信号测量领域，通常是根据其光粒子特性来采用单光子计数探测仪这类光电转换电子学系统，然后提供电信号给后续的电子测量设备进行统计分析。其中，符合系统是高速光通信中一种重要统计分析装置，它可以把脉冲幅度分析和时间分析系统联结起来组成双参量或多参量分析系统。许多同时发生或在短时间间隔内发生并有内在因果联系的相关事件称为符合事件，测量符合事件的电子学系统称为符合系统。

目前常见的符合系统，采用专用芯片设计，生命周期短，淘汰快，不能满足高速光通信技术的快速发展要求。

实用新型内容

为了解决目前符合系统生命周期短，淘汰快的技术问题，本实用新型提供一种基于FPGA的简易符合系统。

本实用新型的技术方案是，一种基于FPGA的简易符合系统，包括高速电平转换模块、FPGA多路信号计数模块、通信接口控制模块、时钟模块和配置模块。所述高速电平转换模块、FPGA多路信号计数模块和通信接口控制模块依次通信连接，高速电平转换模块的输入端连接外部单光子计数探测仪，通信接口控制模块的输出端连接外部PC机，所述的配置模块通信连接FPGA多路信号计数模块，所述的时钟模块通信连接FPGA多路信号计数模块并提供时钟信号。

所述的一种基于FPGA的简易符合系统，多路信号计数模块为高速FPGA芯片。

本实用新型的技术效果在于，解决高速光通信领域现有符合系统在灵活性、通用性、可配置性等方面的不足，提高此类系统的生命周期，拓宽具体的应用范围。

附图说明

图1为本实用新型的结构示意图；

图2为本实用新型FPGA结构示意图。

具体实施方式

参见图1，本实施例所述的时钟模块，采用DS1023芯片实现，一方面为FPGA芯片提供PLL起振的时钟信号，另一方面同时还主要用来产生符合采集窗口，这个窗口可以由FPGA来调整。DS1023有两种工作机制（串行和并行）用来加载延迟设置，这两种机制由FPGA对其P/S引脚的电平来控制，在本实用新型中采用串行方式来设置符合采集窗口。

本实施例所述的通信接口控制模块为FT245，是一种USB/FIFO的集成电路，可以实现USB到八位并行接口的转换，并支持同步、异步接口模式，能够很好地实现PC和FPGA之间的通信。

本实施例所述的高速电平转换模块，转换速度为100Mbps以上，采用ADI公司带ESD防护的四通道芯片ADG3257实现，用来提供四通道的+5V转换为3.3V数据传输。

本实施例所述的配置模块，连接FPGA多路信号计数模块，用来提供相关命令字节和数据对FPGA的符合计数进行初始化配置工作。

参见图2，本实施例所述的FPGA多路信号计数模块，是整个符合系统的重要部分，实现在符合窗口内的统计计数，其包括数据采集与同步模块、时钟接口模块、通信接口模块、高速串口模块、双端口RAM等部分。

本实施例所述的数据采集和同步模块的工作方式是，当时钟模块DS1023加载了新的参数后，FPGA将会从通信接口控制模块FT245处监听来自PC端的采集请求，进而决定是否开始符合采集。一旦开始符合采集，FPGA将会监听来自高速电平转换模块的多路通道信号，当多路信道中有脉冲出现时，FPGA将会锁存此时的多路信号状态到双端口RAM中，同时FPGA将会相应地启动两个计数器，一个是60ns计时器，另一个是100ms计时器。60ns计时器用来清除锁存，100ms计时器用来暂停符合采集和初始化内部通用异步收发电路。当符合窗口计时器溢出时，FPGA对锁存的信号进行‘或’运算，并通过一个D触发器来缓存该信号。同时，一旦锁存中的有某一路信号发生变化，FPGA就会产生一个10ns的脉冲。FPGA采用了两个100MHz的D触发器用来同步数据输出，采用3个D触发器来缓存10ns的脉冲。缓存的信号作为双端口RAM的地址，10ns的脉冲信号将被用作RAM的读写使能信号，当双端口RAM的地址发生改变并且RAM使能信号为激活状态时，这个该地址内的数据将会作为32位自加器的输入，另一个输入是常量1，自加器的输出结果又存入双端口RAM中，以此来达到对各种符合情况进行统计计数的目的。

本实施例所述的时钟接口模块采用4个串行方式连接时钟模块中的DS1023来设置符合采集窗口，DS1023采用层级串行连接，第一块DS1023的SDO引脚与第二块DS1023相连，以此类推，最后将第四块的SDO引脚悬浮。