[实用新型]一种多晶硅发射极BiCMOS工艺中减小发射极电阻的NPN管结构

说明书

技术领域

本实用新型公开了一种多晶硅发射极BiCMOS工艺中减小发射极电阻的NPN管结构，涉及半导体制造技术领域。

背景技术

目前在主流的高速高性能BiCMOS工艺中，广泛使用了多晶硅发射极纵向NPN三极管，以满足对高工作频率、高增益、低噪声特性的器件需求。在这些BiCMOS工艺中，多晶硅不仅仅做纵向NPN三极管的发射极，也做为CMOS器件的栅极。多晶硅通常采用多晶硅--硅化物--多晶硅的复合栅结构，以实现更小的多晶连线电阻。

多晶硅发射极纵向NPN三极管相对于常规注入发射极纵向NPN三极管，在提高工作频率、增益、噪声特性的同时，由于其发射区多晶硅和单晶硅界面间薄自然氧化层和多晶硅--硅化物--多晶硅间界面态的存在，使其发射极电阻相比常规注入发射极结构会有1~2倍的增加。例如当发射区面积为2 um ×2um时，常规注入发射极纵向NPN三极管的发射极电阻约为20~50欧姆，而典型的0.5um BiCMOS工艺中多晶硅发射极纵向NPN三极管的发射极电阻约为200~300欧姆，且当发射区面积增加时，发射极电阻并不减小，这将给电路设计带来极大的困难。

实用新型内容

本实用新型所要解决的技术问题是：针对现有技术的缺陷，提供一种多晶硅发射极BiCMOS工艺中减小发射极电阻的NPN管结构，对NPN三极管结构稍作改动，通过对已经成形的纵向NPN管发射极的复合栅结构多晶硅表面，用N+扩散区的掺杂杂质注入的方式，将发射极电阻减小到原来的的1/4左右，且发射极电阻随着发射区面积的增加而呈线性降低。

本实用新型为解决上述技术问题采用以下技术方案：

一种多晶硅发射极BiCMOS工艺中减小发射极电阻的NPN管结构，最底层为P衬底片，P衬底片上端为N埋层和P埋层，P埋层设置于N埋层的左右两端，P埋层的上端为P阱，N埋层的上端为NPN三极管区域，P阱的上端与NPN三极管区域之间设置为场区；在NPN三极管区域上，N sinker扩散区、第一N+扩散区、第一接触孔依次连接，作为NPN三极管集电极的引出端；在NPN三极管区域上还设置有作为NPN三极管基区的P base扩散区，P base扩散区的一端设置有P+扩散区，P+扩散区和第二接触孔相连作为NPN三极管基极的引出端；P base扩散区上端还设置有复合栅结构的N型掺杂多晶硅，N型掺杂多晶硅的两端为SPACE侧墙，所述N型掺杂多晶硅由下至上依次包括重掺杂多晶硅、钨硅、多晶硅，在重掺杂多晶硅的下端和Pbase扩散区之间设置有发射区窗口，在复合栅结构的N型掺杂多晶硅的上端注入N型杂质，形成一层第二N+扩散区，复合栅结构的N型掺杂多晶硅和第三接触孔相连，作为NPN三极管发射极的引出端。

作为本实用新型的进一步优选方案，所述第二N+扩散区被复合栅结构的N型掺杂多晶硅的上表面所包裹。

作为本实用新型的进一步优选方案，所述第二N+扩散区的面积尺寸大于或等于BiCMOS工艺的光刻特征尺寸。

作为本实用新型的进一步优选方案，所述第一、第二、第三接触孔内均设置金属布线，集电极、基极、发射极的引出端与金属布线形成欧姆接触。

作为本实用新型的进一步优选方案，所述NPN三极管区域的外形结构为隔离的N型外延岛。

本实用新型采用以上技术方案与现有技术相比，具有以下技术效果：在不增加制造成本和牺牲器件性能的前提下，使用本实用新型所公开的结构可以大大减小多晶硅发射极纵向NPN三极管的发射极电阻，简化模拟电路设计，提高电路性能，提高产品竞争力。

附图说明

图1是本实用新型所公开的多晶硅发射极BiCMOS工艺中减小发射极电阻的NPN管结构的示意图，

其中：1.P衬底片，2.N埋层，3.P埋层，4.P阱，5.场区，6.N sinker扩散区，7.P base扩散区，8.发射区窗口，9-1.重掺杂多晶硅，9-2.钨硅，9-3.多晶硅，10.SPACE侧墙，11.第一N+扩散区，12.P+扩散区，13.接触孔，14.复合栅结构N型掺杂多晶硅表面的第二N+扩散区。

具体实施方式