[实用新型]基于浮栅MOS管的增强型动态全加器

说明书

技术领域

本实用新型涉及一种全加器，更具体说，它涉及一种基于浮栅MOS管的增强型动态全加器。

背景技术

在集成电路的发展史中，数据运算一直扮演着重要的角色。加法运算是最常见的数据运算，加法器是数字集成电路系统中最基础、最核心的部分之一。在一些基本的数字系统包括数字信号处理（DSP）、中央处理器（CPU）、算术逻辑运算单元（ALU）中，加法器更是必不可少的组成部分。正是由于加法运算如此广泛的应用，对于高性能加法器的设计一直是众多学者研究的热点。

随着便携式设备的增多，集成电路对于体积和功耗的要求也更加严格。在实现低功耗的方法中，动态电路引起越来越多的关注。在动态电路中，动态能耗控制是一项极为重要的功能，它针对电路器件是否在使用及使用的程度，通过开关来控制器件，使得不需要工作的器件关闭，从而不消耗能量。同时动态电路在速度、芯片面积等方面也比静态电路有优势。

多输入浮栅MOS器件是一种具有复杂功能的MOS管，它具有多个输入栅极和一个浮栅极，大大增强了单个晶体管的功能，从而有效地降低了整个电路的复杂度，大大减少了互连线数.另一方面，由于多输入浮栅MOS管对栅极电平的加权求和是通过输入栅与浮栅间的电容耦合来实现的，因此具有极低功耗的特点。

对于传统的动态全加器，1位的全加器单元有3个输入信号（x、y、c₀）和2个输出信号（s、c₊）。输出信号中的s是本位和，c₊是进位输出信号。两个输出信号可以分别表示为：

s=x⊕y⊕c0=x‾·y·c0+x·y‾·c0+x·y·c‾0+x·y·c0---(1)]]>

c₊＝x·y+y·c₀+x·c₀                   （2）

根据（1）和（2）构建出的28个晶体管和4个普通反相器的CMOS逻辑的动态全加器电路结构如图1所示。图1中的全加器是目前最简单的动态级联型全加器设计。

上述动态全加器能够很好的实现其逻辑功能，但是存在一些影响功耗和集成度的问题。

第一，输入信号（x、y、c₀）通过2对3个晶体管的串联实现，存在较长的充放电通路的问题。

第二，输出信号s和c₊分别通过两个独立的电路实现，而实际上s和c₊存在一定的关系，因此使得电路结构更加复杂。

加法器的真值表如下所示：

根据该真值表可以得到输出s和c₊之间的关系如（3）和（4）所示：

上述两个问题，使得该全加器电路在功耗和集成度上存在很大的局限。

发明内容