[实用新型]一种基于SoC FPGA的多串口并行处理架构

说明书

技术领域

本实用新型属于分散式工业控制技术领域，具体涉及一种基于SoC FPGA的多串口并行处理架构。

背景技术

UART (通用异步收发传输器) 是一种广泛应用于短距离、低速通信的串行传输接口，其操作简单、工作可靠、抗干扰强、成本低、传输距离远（组成485 网络可以传输1,200 米以上)。在数据通信、计算机网络以及分散式工业控制系统中，处理器经常采用串行通信与外设模块交换数据和信息。

在现代的工业控制系统中，多串口通信应用越来越广泛。尤其是数据采集领域，工程应用中对串口数量需求增加，处理器需要实时采集并处理来自于多个串行外设的数据。通用串口实现方式如图1所示。由于普通处理器或ASIC能提供的串口数量有限，当需要控制的串行终端设备超过四个以上时，传统的架构就难以满足实际应用要求了，如硬件成本昂贵、难以扩展、功耗较高、数据处理实时性不高、处理器负荷高、UART总线带宽低等问题。具体表现在：1）串行外设用到RS232或RS422/485异步串行接口，一般采用专用的集成电路即UART芯片实现。如8250、16550AFN等芯片都是常见的UART器件，但这类器件硬件串行接口资源有限，而且内部结构设计相当复杂，芯片引脚较多，有的含有许多辅助模块（如FIFO），在实际使用时往往只用到UART基本功能，设计时使用这类芯片，造成了资源浪费；2）处理器或专用的多串口芯片所提供的可扩展串口数量有限,无法实现更多UART串口扩展；3）外围接口电路复杂，板卡设计难度较大；4）使用UART芯片还会使硬件成本增加并且增加电路板的面积，无法大规模应用于多通道数据采集场合；5）处理器采用串行方式依次扫描各个通道，然而串口通讯速率过低导致CPU等待时间过长，难以满足实时性要求较高需要并行处理的实际需求。

发明内容

鉴于现有技术中存在的上述问题，本实用新型要解决的技术问题是提供一种硬件设计成本低、能有效降低CPU负荷、可以灵活扩展多路串行通道的多串口并行处理架构。

为了实现以上目的，本实用新型采用的技术方案是：一种基于SoC FPGA的多串口并行处理架构，包括收发器、集成了现场可编程逻辑门阵列FPGA和处理器CPU的SoC FPGA芯片，其特征在于：所述SoC FPGA芯片中的FPGA内部通过硬件描述语言设计多个UART核和与各UART核相对应的多个协处理器MCU；所述FPGA内嵌多个与各协处理器MCU相对应的嵌入式存储器，各嵌入式存储器配置为可以读写操作的双端口模式；所述多个UART核与多个相对应的所述收发器通过RS232/RS422/RS485接口连接。

所述SoCFPGA芯片内由相对应的UART核、协处理器MCU和嵌入式存储器依次连接组成的多路串行通道,各通道互相独立，SoC FPGA芯片内的CPU通过内部总线可同时扫描并处理所有通道的外设信息。

所述协处理器MCU完成数据链路层工作，所述SoC FPGA芯片内的处理器CPU完成应用层工作。

本实用新型的积极效果是：1）利用SoC FPGA内富裕的FPGA逻辑资源可以轻松实现多路UART控制器，根据工程需要，只需修改FPGA逻辑即可灵活构建多协处理器MCU和多UART核，灵活增减串行通道数量，大大提高了系统集成度；2）在高达16乃至32串行通道时，板卡外围电路设计复杂度和难度大大降低，极大缩减昂贵硬件成本，可大规模应用于多通道数据采集场合；3）在SoC FPGA内的处理器CPU和UART控制器之间设有多个独立并行的协处理器MCU，协处理器MCU完成数据链路层工作，处理器CPU主要负责应用层工作，这种架构可以让处理器并行扫描所有通道的串行外设，大大降低CPU的负荷，提升串行总线数据传输带宽;4）根据工程需要配合外部收发芯片，SoC FPGA只需稍作逻辑修改即可灵活支持RS232/RS422/RS485不同的通讯协议和波特率。

附图说明

下面结合附图和具体实施方式对本实用新型作进一步说明。

图1是现有的通用串口实现方式示意图；

图2是本实用新型SoC FPGA同时控制八通道并行扫描处理的架构示意图；

图3是SoC FPGA中CPU与MCU工作所处的网络模型位置示意图。

具体实施方式