[实用新型]内部整合电路与其控制电路

说明书

技术领域

本实用新型是有关于一种内部整合电路(I2C)与其控制电路，且特别是有关于一种搭配子装置使用的内部整合电路与其控制电路。

背景技术

内部整合电路（Inter-Integrated Circuit，简称为I2C）是一种串列通信总线，使用多主从架构。根据I2C的规范，I2C总线包含一条序列数据线(Serial Data，简称为SDA)和一条序列时脉线(Serial Clock，简称为SCL)。I2C总线可用在中央处理单元(CPU)与被控晶片(integrated chip，简称为IC)间、IC与IC之间进行双向传送和接收数据。

请参照图1，其绘示现有技术使用I2C定址架构的示意图。此图示说明中央处理单元11要对八个子(slave)装置(第一子装置151～第八子装置158)进行存取时，需使用I2C专用定址电路13对地址进行转换。

首先，中央处理单元11将数据信号CPU_SDA、时脉信号CPU_SCL传送至I2C专用定址电路。其后，必须再由I2C专用定址电路将数据信号CPU_SDA、时脉信号CPU_SCL传送至子装置的其中一个。例如：若中央处理单元11希望控制第一子装置151时，I2C专用定址电路将对应输出第一数据分支信号SDA0、第一时脉分支信号SCL0至第一子装置151。若中央处理单元11希望控制第二子装置151时，I2C专用定址电路将对应输出第二数据分支信号SDA1、第二时脉分支信号SCL1至第二子装置152。其余类推。

为了能将数据信号CPU_SDA、时脉信号CPU_SCL传递至被中央处理单元11选定的子装置，I2C专用定址电路13需使用复杂的架构。连带的，I2C专用定址电路13的价格也相当昂贵，进而影响导致制造商的生产成本。

请参见图2，其是I2C专用定址电路内部构造的示意图。尽管此图式已经过简化，却仍可看出其内部结构相当复杂。在此图式中，I2C总线控制器137用于接收I2C总线上的定址信号A0、A1、A2。输入滤波器135用于接收CPU传送的时脉信号CPU_SCL、数据信号CPU_SDA。此外，I2C专用定址电路还包含重置电路133与切换逻辑131。

其中，切换逻辑131根据I2C总线控制器137的输出信号，决定应对应输出于哪一组SCL、SDA。例如。通过切换逻辑131产生第一时脉分支信号SCL0、第一数据分支信号SDA0至第一子装置151；通过切换逻辑131产生第二时脉分支信号SCL1、第二数据分支信号SDA1至第二子装置152；其余类推。

举例而言，制造商使用的I2C专用定址电路可能PCA9548电路、PAC9545电路等，其特点为价格昂贵。承上，如何以较为经济的方式让中央处理单元通过I2C规格控制子装置，为一待解决的课题。

实用新型内容

本实用新型的一方面为一种内部整合电路，包含：多个子装置；一控制电路，包含：一中央处理单元，其输出一数据信号、一时脉信号与多个定址信号，其中该时脉信号传送至该等子装置；以及，一通用解码开关，电连接于该等子装置与该中央处理单元，其于接收该数据信号与该等定址信号后，根据该等定址信号而选择将该数据信号输出至该等子装置的一者。

本实用新型的另一方面为一种内部整合电路的控制电路，电连接于多个子装置，该控制电路包含：一中央处理单元，其输出一数据信号、一时脉信号与多个定址信号，其中该时脉信号传送至该等子装置；以及，一通用解码开关，电连接于该等子装置与该中央处理单元，其于接收该数据信号与该等定址信号后，根据该等定址信号而选择将该数据信号输出至该等子装置的一者。

为了对本实用新型的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1，其绘示现有技术使用I2C定址架构的示意图。

图2，其是I2C专用定址电路内部构造的示意图。

图3，其是本实用新型的内部整合电路的第一实施例的示意图。

图4，其是图3的通用解码开关内部构造的示意图。

图5，其是图3的通用解码开关解码定址信号的示意图。

图6，其是本实用新型的内部整合电路的第二实施例的示意图。

图7，其是图6的通用解码开关内部构造的示意图。

图8，其是图6的通用解码开关解码定址信号的示意图。

其中，附图标记说明如下：

中央处理单元11、21、31

I2C专用定址电路13

第一子装置151、251、351

第二子装置152、252、352