[实用新型]系统级芯片

说明书

技术领域

本实用新型涉及SOC技术，尤其涉及一种系统级芯片。

背景技术

现有的系统级芯片（SOC，System on Chip）设计方法，通常将各种数字逻辑IP以及各种模拟单元IP都集成在单一芯片上，以最大限度的提高集成度。其中，数字逻辑IP可以包括中央处理器（CPU）、数字信号处理器（DSP）、计数器（TIMER）、看门狗（WATCHDOG）等各种事务处理单元，图形、视频、音频、加解密等各种计算单元，SDMMC、通用异步收发传输器（UART）、串行外设接口（SPI）等各种数字接口，通用串行总线（USB）、PCIe、SATA、HDMI等各种高速串行接口的协议层以及连接各个设备的片上总线，但并不限于此；模拟单元IP可以包括模数转转器（ADC）、数模转换器（DAC），系统、音视频锁相环（PLL）以及各种高速串行接口的物理层（PHY），但并不限于此。将所有以上所述模块都集成在单一芯片上虽然能提高集成度，但问题也随之而来。

随着近年来主流工艺节点的不断提升，芯片公司为跟上主流工艺节点以降低流片成本或者为了获得更高的系统频率，SOC产品通常需要不断地更换流片工艺。在更换流片工艺的过程中，数字逻辑部分IP的升级通常很少带来成本的增加和潜在风险，但模拟单元IP通常需要重新设计或者获得授权，往往导致这些模拟单元IP的研发费用或授权费用极高；而且芯片的升级再流片会延误产品的上市时间，一旦出现问题，损失将及其严重。

实用新型内容

本实用新型要解决的技术问题是提供一种系统级芯片，能够使得SOC在工艺节点升级过程中大幅降低设计成本、缩短产品上市时间、降低流片风险。

为解决上述技术问题，本实用新型提供了一种系统级芯片，包括第一部分电路和第二部分电路，其中，

所述第一部分电路包括一个或多个SOC数字部件；

所述第二部分电路包括一个或多个SOC模拟部件；

所述第一部分电路和第二部分电路设置在不同的版图、裸片、芯片或者可编程器件上，所述第一部分电路和第二部分电路之间通过通信接口连接。

根据本实用新型的一个实施例，所述第一部分电路和第二部分电路共享同一外部存储器。

根据本实用新型的一个实施例，所述通信接口为SERDES接口，所述第一部分电路包括：

第一SERDES接口；

第一通用SERDES数据链路层，与所述第一SERDES接口连接；

所述第二部分电路包括：

第二SERDES接口，与所述第一SERDES接口物理连接；

第二通用SERDES数据链路层，与所述第二SERDES接口连接；

内存控制器及物理层，与所述第二通用SERDES数据链路层连接，所述第二部分电路经由内存总线与所述外部存储器相连；

其中，所述第一部分电路通过申请所述内存总线的使用权，经由所述第一通用SERDES数据链路层、第一SERDES接口、第二SERDES接口、第二通用SERDES数据链路层、内存控制器及物理层以及内存总线访问所述外部存储器；所述第二部分电路通过申请所述内存总线的使用权，经由所述内存控制器及物理层以及内存总线访问所述外部存储器。

根据本实用新型的一个实施例，所述通信接口为SERDES接口，所述第一部分电路包括：

第一SERDES接口；

第一通用SERDES数据链路层，与所述第一SERDES接口连接；

内存控制器及物理层，与所述第一通用SERDES数据链路层连接，所述第一部分电路经由内存总线与所述外部存储器相连；

所述第二部分电路包括：

第二SERDES接口，与所述第一SERDES接口物理连接；

第二通用SERDES数据链路层，与所述第二SERDES接口连接；

其中，所述第一部分电路经由所述内存总线访问所述外部存储器；所述第二部分电路经由所述第二通用SERDES数据链路层、第二SERDES接口、第一SERDES接口、第一通用SERDES数据链路层以及内存控制器及物理层以及内存总线访问所述外部存储器。

根据本实用新型的一个实施例，所述第一部分电路还包括：

片上总线，与所述第一通用SERDES数据链路层相连；

事务处理单元和计算单元，与所述片上总线相连，该事务处理单元和计算单元经由所述片上总线、第一通用SERDES数据链路层以及第一SERDES接口访问所述第二部分电路。