[实用新型]一种全定制的五模冗余表决电路

说明书

技术领域

本实用新型涉及一种集成电路中抗辐射表决电路。特别是涉及一种全定制的五模冗余表决电路。

背景技术

随着集成电路制造工艺的发展，更小的晶体管尺寸和更低的电源电压导致单粒子效应（Single Event Effects，SEE）对数字系统的干扰更加严重。目前，多位翻转（Multi-Bit Upsets，MBUs）已经成为电路软错误的一种主要形式。产生MBUs的主要物理机理包括粒子轰击半导体产生的电荷在相邻器件之间的分享，以及粒子的偏斜入射。传统的电路加固设计方法，如三模冗余等，通常只假设电路的一个节点受到SEE的影响。因此，这些方法虽然能够有效地针对单一位翻转（Single-Bit Upset，SBU）进行加固，但当MBUs发生时却很可能会失效。由于MBUs会随着器件尺寸的缩小而日益成为影响空间环境中集成电路可靠性的重要因素，研究针对MBUs的抗辐射加固就显得十分必要。

模组冗余是目前针对数字系统进行抗辐射加固的常用方法。该类方法因冗余纠错机理简单明确、电路设计和物理实现较为方便而受到普遍应用。然而，模组冗余所引发的面积开销、功耗开销和性能下降亦是其不可忽视的缺点。以三模冗余为例，该方法通过引入三倍复制和多数表决对SBU错误进行屏蔽，将引发超过200%的面积和功耗开销，同时由于表决器引入的延迟，会导致电路的性能下降。理论上，基于模组冗余方法针对c个比特错误进行冗余纠错，需要至少2c+1倍的原始模块复制和一个实现多数表决输出的表决电路。随着可靠性指标c的提高，不仅原始模块的复制带来的代价不可忽视，表决器本身复杂度的提高也将进一步恶化电路的各项关键指标。尤其是当被保护电路规模较小时，由表决器带来的开销将成为制约模组冗余应用的关键因素。

发明内容

本实用新型所要解决的技术问题是，提供一种能够在提供等效抗辐射性能的情况下，有效地优化电路面积、功耗和速度的全定制的五模冗余表决电路。

本实用新型所采用的技术方案是：一种全定制的五模冗余表决电路，包括有第一两输入保护门模块DIGG1、第二两输入保护门模块DIGG2和一个三输入保护门模块TIGG，其特征在于，所述的第一两输入保护门模块DIGG1的两个输入端口和三输入保护门模块TIGG的三个输入端口分别构成表决电路输入端，所述的第一两输入保护门模块DIGG1输出端和三输入保护门模块TIGG的输出端分别对应连接所述的第二两输入保护门模块DIGG2的两个输入端口，所述第二两输入保护门模块DIGG2的输出端构成整个五模冗余表决电路的输出端。

所述的第一两输入保护门模块DIGG1的两个输入端口和三输入保护门模块TIGG的三个输入端口连接至输出信号的电平值完全相同的5个相同的模块，并对所述5个模块的输出进行表决输出。

本实用新型提出的一种全定制的五模冗余表决电路，当正确的电平信号在该表决电路内部各节点上建立之后，该电路能够对发生在输入端口的单比特、两比特、三比特、四比特SBU/MBUs进行屏蔽。本实用新型能够在提供等效抗辐射性能的情况下，有效地优化电路面积、功耗和速度。具有如下有益效果。

1、本实用新型提出的五模冗余表决器电路能够对发生在5个输入信号上的任意1位、任意2位、任意3位和任意4位SBU/MBUs进行屏蔽，有效提高了针对MBUs的加固能力。

2、本实用新型提出的表决器电路仅使用14个晶体管，且只包含两级门延迟，相比于使用标准单元实现的五模冗余表决器电路，在电路面积、功耗和性能上均有明显改善。

附图说明

图1a是两输入保护门的电路原理图；

图1b是两输入保护门的电路符号；

图2a是三输入保护门的电路原理图；

图2b是三输入保护门的电路符号；

图3是本实用新型提出的一种全定制的五模冗余表决电路的原理图；

图4是本实用新型的实施例的示意图。

具体实施方式

下面结合实施例和附图对本实用新型提出的一种全定制的五模冗余表决电路做出详细说明。