[发明专利]可缩放门逻辑非易失性存储器单元及阵列

权利要求书

1.一种非易失性存储器(NVM)单元阵列，包含：

复数条源极线；

复数条位线；以及

复数个非易失性存储器单元，于一基底上被配置为具有行与列的电路组态，各该非易失性存储器单元包含一源极区、一漏极区、一浮动栅极、一控制栅极区和一通道区，位于同一行的所述非易失性存储器单元被分为复数个单元配对，使得各该单元配对分享一共源极线，并连接至两条不同的位线；

其中该浮动栅极形成于该通道区和该控制栅极区的上方，并与该通道区和该控制栅极区绝缘，该浮动栅极的方向是以平行于位线长度的方向，从该通道区延伸至该控制栅极区；以及

其中该浮动栅极的尺寸是受限于一工艺技术世代的一最小特征尺寸和一最小主动区域宽度。

2.如权利要求1所述的阵列，更包含：

复数个隔离区以平行于位线长度的方向延伸，使得各该隔离区形成于任两个相邻单元配对的两相邻源极区之间。

3.如权利要求2所述的阵列，其中各该单元配对的该二非易失性存储器单元连接于一相同的字线。

4.如权利要求2所述的阵列，其中所述隔离区是虚拟浮动栅极，以及其中各该虚拟浮动栅极配置于该基底上，并于两个相邻源极区之间形成一阻止区域。

5.如权利要求4所述的阵列，其中所述虚拟浮动栅极的栅极长度受限于该最小特征尺寸。

6.如权利要求2所述的阵列，其中所述隔离区是形成于该基底内的隔离沟槽。

7.如权利要求1所述的阵列，其中所述单元配对的浮动栅极相互错列，使得各该单元配对的一第一单元连接至一第一字线，而各该单元配对的第二单元连接至一第二字线。

8.如权利要求1所述的阵列，其中该控制栅极区为嵌入至该基底或一相对应井的浅半导体控制栅极区。

9.如权利要求1所述的阵列，其中于该基底中的该控制栅极区的底部高于一浅隔离沟槽的底部，该浅隔离沟槽用以电性隔离该控制栅极区与该通道区。

10.如权利要求1所述的阵列，其中该控制栅极区的电传导型相反于该基底或一相对应井的电传导型。

11.如权利要求1所述的阵列，其中该浮动栅极的栅极长度受限于该最小特征尺寸，而该浮动栅极的栅极宽度则受限于该最小主动区域宽度。

12.如权利要求1所述的阵列，其中该浮动栅极与一主动区域部分重迭的尺寸，界定该源极区和该漏极区，并决定该通道区的长度和宽度。

13.如权利要求1所述的阵列，其中该控制栅极区是以一介电层电性隔离于该浮动栅极，以及，透过该介电层，该控制栅极区和该浮动栅极间产生一电容耦合。

14.如权利要求1所述的阵列，其为一反或型NVM快闪存储器单元阵列。