[发明专利]非易失性半导体存储装置

权利要求书

1.一种非易失性半导体存储装置，具备：

多个存储单元，配置为矩阵状，且分别包含单元晶体管和与所述单元晶体管的一端连接的电阻变化存储器元件；

多条字线，与所述多个存储单元的各行分别对应地设置，且与配置于所述各行的多个存储单元所包含的单元晶体管的栅极公共地连接；

多条第1数据线，与所述多个存储单元的各行或者各列分别对应地设置，且与配置于所述各行或者所述各列的多个存储单元所包含的电阻变化存储器元件公共地连接；

多条第2数据线，与所述多个存储单元的各行或者各列分别对应地设置，且与配置于所述各行或者所述各列的多个存储单元所包含的单元晶体管的另一端公共地连接；

被串联连接的多个固定电阻元件；

多个基准单元晶体管；

多条基准字线，与所述多个基准单元晶体管对应地设置，且与对应的基准单元晶体管的栅极连接；

第1基准数据线，与配置了所述多个固定电阻元件的电阻路径的一端连接；和

第2基准数据线，与所述多个基准单元晶体管的一端公共地连接，

所述多个基准单元晶体管的另一端与所述固定电阻元件彼此的连接点中的任意一个、或者所述电阻路径的另一端连接。

2.根据权利要求1所述的非易失性半导体存储装置，其中，

所述多个固定电阻元件、所述多条字线、以及所述多条基准字线由同等的材料形成，

所述多个固定电阻元件与所述多条字线以及所述多条基准字线的至少一方并行地配置。

3.根据权利要求1所述的非易失性半导体存储装置，其中，

所述多个固定电阻元件与所述多条第1数据线以及所述多条第2数据线的至少一方并行地配置。

4.根据权利要求2所述的非易失性半导体存储装置，其中，

所述多个固定电阻元件以及所述多条字线由多晶硅形成。

5.根据权利要求3所述的非易失性半导体存储装置，其中，

所述多个固定电阻元件由多晶硅形成。

6.根据权利要求1所述的非易失性半导体存储装置，其中，

多个所述单元晶体管以及所述多个基准单元晶体管的栅极氧化膜的厚度相同。

7.根据权利要求1所述的非易失性半导体存储装置，其中，

多个所述单元晶体管的栅极沟道长度与所述多个基准单元晶体管的栅极沟道长度相同，多个所述单元晶体管的栅极沟道宽度与所述多个基准单元晶体管的栅极沟道宽度相同。

8.根据权利要求1所述的非易失性半导体存储装置，其中，

具备：

读出放大器，对保存在所述多个存储单元中的数据进行判定；和

列选通器，选择作为位线的所述多条第1数据线中的任意1条来与所述读出放大器连接，并且将作为基准位线的所述第1基准数据线与所述读出放大器连接。

9.根据权利要求1所述的非易失性半导体存储装置，其中，

具备：

读出放大器，对保存在所述多个存储单元中的数据进行判定；和

列选通器，选择作为位线的所述多条第2数据线中的任意1条来与所述读出放大器连接，并且将作为基准位线的所述第2基准数据线与所述读出放大器连接。

10.根据权利要求1所述的非易失性半导体存储装置，其中，

所述多个固定电阻元件与所述多条字线以及所述多条基准字线中的至少一方并行地遍及多个行而配置，各行彼此通过具有弯曲部的布线而连接。

11.根据权利要求1、2以及权利要求10中的任意1项所述的非易失性半导体存储装置，其中，

所述多个固定电阻元件的至少1个由并联连接的多个固定电阻元件构成。

12.根据权利要求1所述的非易失性半导体存储装置，其中，

具备伪晶体管，该伪晶体管的栅极连接于所述多条基准字线中的任意一条。

13.根据权利要求12所述的非易失性半导体存储装置，其中，

多个所述单元晶体管、所述多个基准单元晶体管、以及所述伪晶体管的栅极氧化膜的厚度相同。