[发明专利]具有交替导电类型的区域的用于静电放电保护的半导体装置

说明书

相关申请的交叉引用

本申请要求2012年2月7日提出的美国临时申请61/595,893，通过引用将其内容并入在此。

技术领域

本公开一般涉及静电放电(ESD)保护、防止闩锁(Latch-up，LU)以及防止在过电应力(EOS)期间的损坏。更具体地，本公开涉及一种保护集成电路(IC)防止ESD损坏同时对LU和EOS保护维持高的鲁棒性水平的方法。

背景技术

在ESD期间，大的电流可能流过集成电路，并可能潜在地造成损坏。损坏可以发生在传导电流的装置内，以及在由于大的电流呈现大的电压降的装置中。为了避免由于ESD造成的损坏，可以将钳位器加到集成电路中。这些钳位器对大的ESD电流进行分流而没有在所述集成电路的敏感节点上造成高电压。

一种ESD钳位器设计考虑可以是：防止所述钳位器在正常操作情况期间偶然地分流。在正常操作情况期间的偶然分流会导致功能的暂时损失，并且可能要求人或其它集成电路的交互，以恢复正常操作。此外，由于过量电流抽拉(current draw)，在正常操作期间的钳位器触发会给集成电路带来永久性损坏。如果在正常操作期间钳位器以低传导(分流)模式触发，则通过钳位器的电流的能量可能是过高的以致可能发生暂时的或永久性的损坏。由ESD装置的错误触发所引起的在正常操作期间的(供给)电流增加可以被叫做闩锁事件，并且可能导致集成电路的暂时的功能损失、暂时的损坏、或永久的损坏。EOS可以是由在集成电路引脚处不希望的高电压所引起的。

克服这些问题的一种已知的方法可以包括创建具有高的箝位电压的ESD钳位器。钳位器的箝位电压可以是装置能够维持它的高传导状态的最低电压。通过将箝位电压增加超过电源电平，可以将ESD钳位器设计成即使在正常操作期间被触发，也可以从闩锁状态释放，从而使得功能的损失可以是暂时性的。

对于一些应用，例如汽车应用，可能优选使箝位电压比电源电平高得多，以避免由于噪声尖峰而导致暂时的功能损失，或允许芯片外ESD保护分流系统级的ESD电流而不触发芯片上的ESD保护。

对于ESD保护钳位器进一步的设计约束可以包括低的待机或漏泄电流。对于一些应用，也可以将加到垫盘(pad)的电容的量最小化。

一种提供ESD保护的方法可以是：使用齐纳二极管或反向二极管作为ESD钳位器。但是这些钳位器的性能可能很低并且可能需要大的面积。为了调节箝位电压常常需要附加的层。

可以通过使用栅极接地的N型金属氧化物半导体(GGNMOS)来改善单位面积性能，但是可能发生氧化物可靠性问题，并且在高电压应用中，NMOS可能经受不住回弹(snapback)。

需要改善的ESD保护，其具有高的箝位电压和高效的面积使用而没有氧化物可靠性问题。

概述

公开了一种静电放电(ESD)保护装置。该ESD保护装置可以耦接在第一节点和第二节点之间。该ESD保护装置可以包括：第二掺杂类型的第一低掺杂区，和，在第一低掺杂区内形成的第一掺杂类型的第二低掺杂区。该ESD保护装置可以进一步包括：第一掺杂类型的第一高掺杂区，其形成在第一低掺杂区内并且与第一节点耦接；以及第二掺杂类型的第二高掺杂区，其形成在第二低掺杂区内并且与第二节点耦接。该ESD保护装置可以被配置为触发以抑制在第一节点以及第二节点之间的ESD事件。

在一个实施例中，该ESD保护装置可以包括形成在第一低掺杂区内的第一掺杂类型的第三低掺杂区，其中第一高掺杂区可以形成在第三低掺杂区内。

在另一个实施例中，该ESD保护装置可以包括形成在第一低掺杂区内的第二掺杂类型的第三低掺杂区，其中第一高掺杂区可以形成在第三低掺杂区内。

在另一个实施例中，该ESD保护装置可以包括耦接在第一高掺杂区和第一低掺杂区之间的偏置元件，其中该偏置元件可以被配置来对跨由第一高掺杂区和第一低掺杂区形成的反偏结的电压进行控制，以及进一步其中该结电压可以决定该ESD保护装置的触发电流。

在另一个实施例中，该ESD保护装置可以包括耦接在第二高掺杂区和第二低掺杂区之间的偏置元件，其中该偏置元件可以被配置来对跨由第二高掺杂区和第二低掺杂区形成的反偏结的电压进行控制，以及进一步其中该结电压可以决定该ESD保护装置的触发电流。

在另一个实施例中，该偏置元件可以包括下列中的至少一个：电阻器、电阻性的连接、电感器、电容器、反向结、正向结、NMOS、PMOS以及双极型晶体管。