[发明专利]制造金属栅极的方法

说明书

领域

本发明的实施方式一般涉及形成金属栅极的方法。更具体而言，本发明实施方式涉及制造多栅极场效应晶体管器件的方法。

背景

微电子器件制造在半导体基板上作为集成电路，其中各种导电层与另一者内连接以容许电子信号在该器件内传播。此类器件的范例是互补式金属氧化物半导体(CMOS)场效应晶体管(FET)或MOSFET。

在过去数十年间，MOSFET的尺寸持续微型化，并且现代化的集成电路并入沟道长度低于0.1微米的MOSFET。目前生产的是特征尺寸65纳米的器件(具有甚至更短的沟道)。特征尺寸的缩小造成某些挑战，因为小的MOSFET与较大器件相比有较高的漏电流，以及较低的输出电阻。虽是如此，仍因为若干原因而较偏好较小的MOSFET。制作较小晶体管的主要原因是要在特定芯片区内挤进越来越多器件，降低每芯片的价格。此外，晶体管尺寸的缩小可辅助加快速度。

由于小MOSFET的几何形状，可施加至栅极的电压必须降低以维持可靠度。为了维持效能，MOSFET的阈值电压也必须降低。因为阈值电压降低，晶体管在有限的可用电压变动下无法从完全截止切换成完全导通。次阈值漏电流，过去被忽视，现在可对器件效能有显著冲击。

栅极电极是集成电路的一部分。例如，CMOS晶体管包括设置在源极与漏极区之间的栅极结构，源极与漏极区形成在半导体基板内。栅极结构通常包括栅极电极与栅极介电层。该栅极电极设置在该栅极介电层之上以控制载流子在沟道区内的流动，沟道区形成在源极与漏极区之间该栅极介电层下方。该栅极介电层通常包含介电常数约是4.0或更大的薄材料层(例如，栅极氧化物，像二氧化硅(SiO₂)、氧氮化硅(SiON)、及诸如此类)。

栅极氧化物，作用为该栅极与沟道间的绝缘体，应制作得越薄越好以在晶体管导通时增加沟道导电性与效能，并在晶体管截止时降低次阈值漏电流。但是，就现有厚度约1.2纳米上下的栅极氧化物而言(此在硅中是约5个原子的厚度)，电子隧穿的量子力学现象会在该栅极与沟道间发生，导致增加的功率耗损。

一般是传统晶体管，其通常是平面的，会经受前述电流泄漏。因此，当晶体管变得更小，电流泄漏通过其间，这会随着晶体管尺寸的缩小而增加。此问题的一个可能解决方案是三维栅极结构。在这些栅极中，该沟道、源极与漏极高出该基板，然后该栅极在三侧上覆盖该沟道。目标是限制电流仅在该高起的沟道，并消除电子可经其泄漏的任何路径。一种此类晶体管被称为鳍式场效应晶体管(FinFET)，其中连接该源极与漏极的沟道是从该基板突出的薄的“鳍”。这使电流被限制仅在此刻高起的沟道，因此避免电子泄漏。这些栅极通常被称为多栅极。此多栅极晶体管设计的范例是该鳍式场效应晶体管，其中连接该源极与漏极的沟道是一个从该硅基板延伸出的薄的“鳍”。

但是，虽然避免了电流泄漏，使用3D结构时却有一不同的挑战，因为需要极度共形地沉积功函数材料。尽管这些多栅极结构展现出愿景，但还是有困难存在，因为栅极的三维本质需要该功函数金属被高度共形地沉积。目前的方法对功函数金属使用物理气相沉积(PVD)技术，这使得沉积所需的薄的共形膜相当困难。因此，存在有对于形成金属栅极的改善方法的需要，特别是多栅极结构领域。

概述

本发明提供制造金属栅极的方法，适用于三维栅极(即FinFET)。据此，本发明的一个态样涉及一种制造金属栅极电极的方法。所述方法包括：

在半导体基板上形成高k介电材料；

在所述高k介电材料之上沉积高k介电帽层；

沉积PMOS功函数层，所述PMOS功函数层具有正功函数值；

沉积NMOS功函数层；

在所述NMOS功函数层之上沉积NMOS功函数帽层；

除去至少一部分的PMOS功函数层或至少一部分的NMOS功函数层；和

沉积填充层，

其中沉积高k介电帽层、沉积PMOS功函数层或沉积NMOS功函数帽层包括氮化钛、氮化钛硅、或氮化钛铝的原子层沉积。在替代实施方式中，所述PMOS功函数层可在所述NMOS功函数层之前或之后沉积。