[发明专利]集成的处理器和CDR电路有效

专利信息
申请号: 201380031637.0 申请日: 2013-05-03
公开(公告)号: CN104380607B 公开(公告)日: 2018-04-20
发明(设计)人: J·Y·苗 申请(专利权)人: 菲尼萨公司
主分类号: H03L7/00 分类号: H03L7/00
代理公司: 北京律诚同业知识产权代理有限公司11006 代理人: 徐金国,赵静
地址: 美国加利*** 国省代码: 暂无信息
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摘要:
搜索关键词: 集成 处理器 cdr 电路
【权利要求书】:

1.一种时钟和数据恢复系统,包括:

时钟和数据恢复电路,所述时钟和数据恢复电路包括一个或者多个模拟元件;

存储器;和

数字控制电路,所述数字控制电路被配置为控制所述时钟和数据恢复电路,其中所述数字控制电路以及所述时钟和数据恢复电路形成在单个基板上,并且,所述数字控制电路使数据速率被存储在所述存储器中以作为存储的数据速率,使所述存储的数据速率被从所述存储器中检索出,并且响应于所述时钟和数据恢复电路失去对数据信号的锁定,控制所述时钟和数据恢复电路以利用所述存储的数据速率启动锁定所述数据信号的过程,以及

其中,所述时钟和数据恢复电路包括时钟发生电路和连接至所述时钟发生电路的调节电路,所述调节电路被配置为在发送数据信号至所述时钟发生电路以及所述时钟发生电路基于被调节的数据信号确定时钟信号之前调节所述数据信号。

2.如权利要求1所述的系统,进一步包括连接至所述数字控制电路的存储器,所述数字控制电路被配置为在所述存储器内部存储与所述时钟和数据恢复电路有关的数据。

3.如权利要求2所述的系统,其中所述数据包括下列中的一个或者多个:所述时钟和数据恢复电路的电压电平、所述时钟和数据恢复电路的功耗、由所述时钟和数据恢复电路接收的数据信号的数据速率、所述时钟和数据恢复电路的温度、以及所述时钟和数据恢复电路的发送和接收功率电平。

4.如权利要求1所述的系统,其中所述数字控制电路被配置为从所述时钟和数据恢复电路接收数据,并且基于所述数据确定所述时钟和数据恢复电路的性能,并调节所述时钟和数据恢复电路内部的设置以减小所述时钟和数据恢复电路的功耗,同时将所述时钟和数据恢复电路的所述性能维持在阈值水平以上。

5.如权利要求1所述的系统,其中所述数字控制电路进一步被配置为改变所述时钟和数据恢复电路的锁定动态。

6.如权利要求5所述的系统,其中所述数字控制电路改变所述时钟和数据恢复电路的锁定动态包括所述数字控制电路调节下列中的一个或者多个:所述时钟和数据恢复电路内的电荷泵的增益、所述电荷泵的电压干线电平、所述时钟和数据恢复电路内的电压控制振荡器的初始启动频率、以及所述电压控制振荡器的频率步幅大小。

7.如权利要求1所述的系统,其中所述调节电路包括由所述数字控制电路控制的均衡器,所述数字控制电路基于从所述时钟和数据恢复电路接收的数据调节所述均衡器的设置。

8.如权利要求7所述的系统,其中所述数字控制电路被配置为基于从所述时钟和数据恢复电路接收的、与所述数据信号的信号完整性有关的数据,调节所述均衡器的设置。

9.如权利要求1所述的系统,其中所述时钟和数据恢复电路还包括连接至所述时钟发生电路的驱动电路,所述驱动电路从所述时钟发生电路接收所述时钟信号,并且将所述时钟信号驱动到所述时钟和数据恢复电路之外,其中所述数字控制电路被配置为控制所述驱动电路。

10.如权利要求1所述的系统,其中所述时钟和数据恢复电路被配置为采用一个或者多个双极结晶体管在模拟域操作,所述数字控制电路被配置为采用一个或者多个互补金属氧化物半导体晶体管在数字域操作。

11.如权利要求1所述的系统,进一步包括:

第二时钟和数据恢复电路,所述第二时钟和数据恢复电路包括在所述单个基板上形成的一个或者多个模拟元件;

第三时钟和数据恢复电路,所述第三时钟和数据恢复电路包括在所述单个基板上形成的一个或者多个模拟元件;

第四时钟和数据恢复电路,所述第四时钟和数据恢复电路包括在所述单个基板上形成的一个或者多个模拟元件,其中所述数字控制电路被配置为控制所述第二、第三、第四时钟和数据恢复电路中的每一个。

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