[发明专利]时钟恢复电路、数据接收装置以及数据发送与接收系统

权利要求书

1.一种数据发送与接收系统，包括：

数据发送装置，配置成将各个嵌入式时钟信号的时钟边沿分别加扰为上升和下降中的任一个随机状态，并发送在数据信号中嵌入(Embed)所述嵌入式时钟信号而形成的时钟嵌入数据信号；以及

数据接收装置，配置成从所述时钟嵌入数据信号中恢复与所述嵌入式时钟信号对应的时钟信号。

2.根据权利要求1所述的数据发送与接收系统，其中，

所述数据发送装置将虚拟数据包含在所述数据信号中所包含的数据与所述嵌入式时钟信号之间，并发送所述时钟嵌入数据信号。

3.根据权利要求1所述的数据发送与接收系统，其中，所述数据接收装置包括：

时钟恢复单元，包括延时锁定环路，并且配置成在所述延时锁定环路的时钟被锁定之后从所述时钟嵌入数据信号中检测所述嵌入式时钟信号的时钟边沿并且在检测到的所述时钟边沿之后顺序地执行下拉和上拉来生成主时钟信号，并且输出从所述主时钟信号和延时时钟信号中选择的一部分作为采样时钟信号，其中所述延时时钟信号为通过对所述主时钟信号进行延时而生成的并且具有彼此不同的相位；以及

串行-并行转换器，配置成使用所述采样时钟信号从所述时钟嵌入数据信号中恢复数据信号。

4.一种数据接收装置，包括：

电压控制延时器，配置成对第一主时钟信号或第二主时钟信号进行延时以生成具有时间差的延时时钟信号；

延时控制电路，配置成反馈所述延时时钟信号的一部分，并对应于反馈的所述延时时钟信号的相位差，控制所述第一主时钟信号或所述第二主时钟信号在所述电压控制延时器中待被延时的延时时间；以及

时钟发生器，配置成使用时钟被锁定之前的第一时钟嵌入数据信号执行所述第一主时钟信号的恢复，以及使用时钟被锁定之后的第二时钟嵌入数据信号执行所述第二主时钟信号的恢复，从包括具有经加扰的时钟边沿的嵌入式时钟信号的所述第二时钟嵌入数据信号中检测嵌入式时钟信号的时钟边沿，在检测到所述时钟边沿之后通过顺序地执行下拉和上拉来执行用于恢复所述第二主时钟信号的解扰，并且使用所述延时时钟信号来控制所述时钟边沿的检测、所述下拉和所述上拉。

5.根据权利要求4所述的数据接收装置，其中，

所述时钟发生器接收所述第二时钟嵌入数据信号，其中所述第二时钟嵌入数据信号中的所述嵌入式时钟信号的时钟边沿分别被加扰为上升和下降中的任一个随机状态。

6.根据权利要求4所述的数据接收装置，其中，

所述时钟发生器对所述第一时钟嵌入数据信号进行缓冲以恢复所述第一主时钟信号。

7.根据权利要求4所述的数据接收装置，其中，所述时钟发生器包括：

时钟嵌入数据处理电路，配置成根据所述时钟被锁定与否，选择性地执行经延时的第一时钟嵌入数据信号的输出和包括与所述第二时钟嵌入数据信号的各个时钟边沿对应的边沿脉冲的边沿检测信号的输出；

遮蔽电路，配置成使用所述延时时钟信号生成遮蔽信号，并在所述时钟被锁定的状态下通过所述遮蔽信号对所述边沿检测信号进行遮蔽以选择性地传输与所述嵌入式时钟信号的时钟边沿对应的边沿脉冲；

第一反相器，配置成对经由所述遮蔽电路传输的第一时钟嵌入数据信号或所述边沿脉冲进行反相，并输出经反相的信号；

第二反相器，连接至所述第一反相器的输出端子；

下拉电路，配置成在所述时钟被锁定的状态下，通过在所述遮蔽信号禁用后启用的第一下拉信号对所述第一反相器的输入端子进行固定；

下拉-上拉电路，配置成在所述时钟被锁定的状态下，在所述第二反相器通过与所述嵌入式时钟信号的时钟边沿对应的边沿脉冲驱动后，顺序地执行通过第二下拉信号保持所述第二反相器的驱动状态的下拉以及通过第一上拉信号改变所述第二反相器的驱动状态的上拉；以及

控制信号发生器，配置成使用所述延时时钟信号提供所述第一下拉信号和所述第二下拉信号以及所述第一上拉信号。

8.根据权利要求7所述的数据接收装置，其中，所述数据处理电路包括：

延时器，配置成对所述第一时钟嵌入数据信号进行延时并输出经延时的所述第一时钟嵌入数据信号；

边沿检测器，配置成输出包括与所述第二时钟嵌入数据信号的各个时钟边沿对应的边沿脉冲的边沿检测信号；以及

第一开关，配置成根据所述时钟被锁定与否来执行切换以传输所述延时器和所述边沿检测器中的任一个的输出。