[发明专利]用于大面积半导体芯片的低热应力封装

说明书

一种用于大面积半导体芯片的低热应力封装。封装可以包括衬底和至少一个由衬底延伸的基座，其中基座可以具有比被安装到基座的半导体芯片的安装表面更小的安装表面。因此，芯片和基座之间的接合面积相对于常规的半导体封装衬底来说是减小的，随之减小的是在热循环过程中芯片经承受的热应力量。

技术领域

本公开一般涉及半导体器件领域，并且更具体地说，涉及用于大面积半导体芯片(die)的低热应力封装(package)。

背景技术

封装集成电路通常是半导体器件制造的最终阶段。在封装过程中，代表半导体器件的核心的半导体芯片被装在保护芯片免受物理损坏和腐蚀的外壳中。例如，通常使用焊料合佥回流(solder alloy reflow)、导电环氧树脂等，将半导体芯片安装在铜衬底上。安装的半导体芯片随后通常包封在环氧化合物中。

由于近年来对于半导体器件的功率要求提高了，对于提供相应的更高级别的电流处理，较大的半导体芯片，有时也被称为“大面积半导体芯片”，已成为必要。在某些情况下，如在TVS二极管应用中，多个大面积的芯片必须以层叠构造的形式串联连接，以提供足够高的击穿电压。与封装大面积半导体芯片有关的基本问题是芯片以及其上安装有芯片的衬底的热膨胀系数(CTE)之间的失配效应。当暴露在热循环状态下，这种失配会导致芯片及其衬底以不同速率膨胀和收缩并且膨胀和收缩的程度也不同。因此，芯片经受热应力。正如将要理解的，所述半导体芯片(例如，硅芯片等)是相对易碎的。因此，它们经常由于这种热应力而开裂或者碎裂，这会导致器件故障。

热应力的量通常正比于芯片和其衬底之间的接合表面面积(即，接合的、面对面接触的面积)的量。大面积半导体芯片相对较小的芯片与其衬底共享更多的接合表面面积，因此，在热循环过程中大面积半导体芯片更容易出现由于所承受的显著的热应力导致的开裂。例如，图1示出直接被回流到铜衬底120的3个大面积半导体芯片110的层叠体100的有限元分析(FEA)。芯片110的接近100％的表面面积接合到衬底120。从该视图中明显看出，芯片110置于显著量的热应力下。

为了缓解CTE失配的问题，由CTE近似于硅的CTE的材料形成的缓冲层有时被安装在半导体芯片和衬底(例如，铜)之间。例如、在期望半导体芯片和衬底之间电隔离的情况下，缓冲层可以由陶瓷材料如氧化铝或AlNi形成。在不期望电隔离的情况下，缓冲层可以由导电材料(例如钼或钨合金)形成。这种材料通常是很昂贵的，并且难以在常规的集成电路组装操作中应用。

鉴于前述的内容，期望为大面积半导体芯片提供一种低成本、易于实现的封装，该封装使得在热循环过程中芯片不经受显著的热应力。

发明内容

按照本公开，提供了用于大面积半导体芯片的低热应力封装。该封装可以包括衬底，如可以由铜形成。至少一个基座，如也可以由铜形成，该基座可以从该衬底延伸。基座的顶部可以比安装在基座上的芯片或芯片层叠体的底部小。因此，芯片或芯片层叠体与基座之间的接合面积比常规封装构造的接合面积小。因此，施加在芯片或芯片层叠体上的热应力的量相对于常规封装构造降低了，由这种应力造成芯片开裂的可能性也降低了。

附图说明

通过举例的方式，参考附图现在将对所公开器件的具体实施例进行描述，其中：

图1是侧视图，示出了现有技术的半导体封装的有限元分析。

图2A-2B是侧视图和顶视图，分别示出了包括根据本公开的低热应力封装的半导体器件的框图。

图3-4是侧视图，示出了包括根据本公开的低热应力封装的半导体器件。

图5是侧视图，示出了包括根据本公开的低热应力封装的半导体器件的有限元分析。

图6是侧视图，示出了根据本公开具有250mil基座的半导体封装的有限元分析。