[发明专利]碳化硅半导体器件

说明书

技术领域

本发明涉及碳化硅半导体器件，特别地，涉及具有沟槽的碳化硅半导体器件。

背景技术

日本专利特许公开No.7-326755(专利文献1)公开了采用碳化硅衬底的沟槽栅型MOSFET(金属氧化物半导体场效应晶体管)。该专利公开描述了栅热氧化物膜在沟槽的底表面上的膜厚度比其在沟槽的侧表面上的膜厚度厚，使得阈值电压变低并且栅和漏之间的击穿电压变高。还描述了，沟槽的底表面对应于六方单晶碳化硅的允许快速氧化速率的碳平面，而沟槽的侧表面对应于垂直于这个碳平面并且允许缓慢氧化速率的平面。因此，通过执行一次热氧化物过程，可形成热氧化膜，使得沟槽侧表面上的热氧化膜的厚度与沟槽底表面上的热氧化膜的厚度大大不同。

引用列表

专利文献

PTD1：日本专利特许公开No.7-326755

发明内容

技术问题

根据上述专利公开的技术，通过在碳化硅衬底的沟槽上进行热氧化，完全形成沟槽上的栅绝缘膜。这里使用的碳化硅衬底一般具有高结晶度，使得可形成薄且平的栅绝缘膜。以此方式，可实现低阈值电压。然而，在因此通过热氧化碳化硅而形成的绝缘膜中，在碳化硅中存在的碳原子保持不能被忽视的程度。根据本发明的发明人进行的研究，保留在栅氧化物膜中的碳原子减小栅绝缘膜的介电击穿电阻。因此，认为上述传统技术中介电击穿电阻有进一步提高的空间。即，认为碳化硅半导体器件的击穿电压有进一步增加的空间。

本发明致力于解决以上问题并且目的是提供具有低阈值电压和大击穿电压的碳化硅半导体器件。

解决问题的技术方案

本发明的一种碳化硅半导体器件包括碳化硅衬底、栅绝缘膜和栅电极。所述碳化硅衬底包括第一至第三层。所述第一层具有第一导电类型。所述第二层设置在所述第一层上并且具有第二导电类型。所述第三层设置在所述第二层上、通过所述第二层与所述第一层分开并且具有所述第一导电类型。所述碳化硅衬底被设置有沟槽。所述沟槽包括侧壁和底部，所述侧壁延伸通过所述第三层和所述第二层并且到达所述第一层，所述底部由所述第一层形成。所述栅绝缘膜设置在所述沟槽上。所述栅绝缘膜包括沟槽绝缘膜和底部绝缘膜。所述沟槽绝缘膜覆盖所述侧壁和所述底部中的每个。所述底部绝缘膜设置在所述底部上，使所述沟槽绝缘膜夹在其间。所述底部绝缘膜具有比所述沟槽绝缘膜的碳原子浓度低的碳原子浓度。所述栅电极设置在所述沟槽中。所述栅电极接触所述侧壁上的沟槽绝缘膜的一部分。

根据这个碳化硅半导体器件，除了沟槽绝缘膜之外，通过底部绝缘膜确保栅电极和沟槽底部之间的电绝缘。在碳原子浓度低的情况下，底部绝缘膜具有高介电击穿电阻。因此，碳化硅半导体器件具有大击穿电压。另外，根据碳化硅半导体器件，栅电极接触沟槽绝缘膜在侧壁上的部分。即，栅电极面对形成沟道的侧壁，而底部绝缘膜没有夹在其间。因此，底部绝缘膜被设置成不增加阈值电压。因此，实现低阈值电压，而没有对底部绝缘膜的影响。

优选地，所述底部上的沟槽绝缘膜的厚度和所述底部绝缘膜的厚度的总和大于所述侧壁上的沟槽绝缘膜的厚度。因此，可以使侧壁上的栅绝缘膜的厚度小，而可以使底部上的栅绝缘膜的厚度大。因此，可以使碳化硅半导体器件的击穿电压较大，而使阈值电压小。

优选地，在所述底部上，所述底部绝缘膜的厚度大于所述沟槽绝缘膜的厚度。因此，在底部上，使由栅绝缘膜的底部绝缘膜形成的部分的比率大。这导致碳化硅半导体器件的击穿电压较大。

优选地，底部上的沟槽绝缘膜的厚度小于侧壁上的沟槽绝缘膜的厚度。因此，在底部上进一步确保用于设置底部绝缘膜的区域。这导致碳化硅半导体器件的击穿电压较大。

优选地，沟槽绝缘膜的碳原子浓度大于1×10¹⁵cm^-3，所述底部绝缘膜的碳原子浓度小于1×10¹⁵cm^-3。因此，使底部绝缘膜中的碳原子浓度足够低。这导致碳化硅半导体器件的击穿电压较大。

优选地，底部绝缘膜具有大于100nm的厚度。这导致碳化硅半导体器件的击穿电压较大。

优选地，沟槽绝缘膜是碳化硅的热氧化膜。这使得沟槽绝缘膜薄且平滑。这导致碳化硅半导体器件的击穿电压较大。

优选地，底部绝缘膜由氧化硅、氮化硅和磷硅酸盐玻璃中的至少任一个形成。这导致碳化硅半导体器件的击穿电压较大。

优选地，所述底部绝缘膜是含有硅且不含碳的膜的热氧化膜。这导致碳化硅半导体器件的击穿电压较大。

本发明的有利效果