[发明专利]具有改良的辐射耐受性的集成电路

说明书

本发明说明一种具有改良的辐射耐受性的集成电路。该集成电路包括：一基板(102)；一n井(108)，其被形成在该基板上；一p井(106)，其被形成在该基板上；以及一p分接区(202)，其被形成在该p井中相邻于该n井，其中，该p分接区于被形成在该n井中的电路组件和被形成在该p井中的电路组件之间延伸并且被耦合至一接地电位。本发明还说明一种用于形成具有改良的辐射耐受性的集成电路的方法。

技术领域

本发明的一实施例大体上和集成电路有关，且明确地说，和具有改良的辐射耐受性的集成电路有关，并且和实现一集成电路的方法有关。

背景技术

集成电路是电子装置的重要组件。然而，集成电路的操作可能会受到辐射冲击的影响。当集成电路的电路组件的维度缩小，储存在集成电路中的数据更可能会因辐射冲击而遭到破坏，通常称为单一事件扰乱(Single Event Upset，SEU)撞击。此等辐射冲击可能改变或“扰乱(upset)”被储存在内存组件中的数据。遭到破坏的数据可能会冲击该集成电路的效能。在某些实例中，遭到破坏的数据可能会使得该集成电路无法使用，直到正确的数据重新储存在该内存中为止。虽然现有技术不必重新装载整个内存便可侦测并修正数据错误，但是，此等技术有明显的限制。

辐射冲击会产生少数载子(minority carrier)，它们可能会扰乱集成电路特定区域中的电荷浓度。用以抑制在SEU撞击期间所产生的少数载子的现有技术依赖于具有高重新组合率的“埋置层(buried layer)”。然而，实验显示，此层会导致相反的结果。也就是，当高掺杂的埋置P+层排斥少数载子或电荷(例如，p基板中的电子)时，SEU比例会提高。因此，用以解决SEU撞击的冲击的习知方法便无法防止非所希望的数据遗失。

发明内容

本发明说明一种具有改良的辐射耐受性的集成电路。该集成电路包括：一基板；一n井，其被形成在该基板上；一p井，其被形成在该基板上；以及一p分接区(p-tap)，其被形成在该p井中相邻于该n井，其中，该p分接区于被形成在该n井中的电路组件和被形成在该p井中的电路组件之间延伸并且被耦合至一接地电位。

根据一替代实施例，一种具有改良的辐射耐受性的集成电路包括：一由多个内存胞所组成的矩阵，每一个内存胞具有一p井的一部分以及一n井的一对应的部分；以及多个p分接区，每一个p分接区沿着该多个内存胞中的一内存组件延伸，其中，对该多个内存胞中的每一个内存胞来说，该p井的一部分中的n通道晶体管位在和该n井的一部分中的对应的p通道晶体管相反的一p分接区的侧上。

本发明还揭示一种用于形成具有改良的辐射耐受性的集成电路的方法。该方法可能包括：形成一n井于基板上；形成一p井于该基板上；以及形成一p分接区于该p井中相邻于该n井，其中，该p分接区于被形成在该n井中的电路组件和被形成在该p井中的电路组件之间延伸并且被耦合至一接地电位。

附图说明

图1所示的是根据一实施例的集成电路的剖视图；

图2所示的是根据一实施例的具有一p分接区的集成电路的剖视图；

图3所示的是图2的集成电路的俯视平面图，图中显示被形成在一p井与一n井中的p分接区和电路组件；

图4所示的是根据一实施例的集成电路的俯视平面图，图中显示位于一内存阵列中的p分接区；

图5所示的是根据一实施例的图4的内存阵列的一内存胞的剖视图；

图6所示的是根据一替代实施例的图2的集成电路的俯视平面图，图中显示被形成在一p井与一n井中的p分接区和电路组件；

图7所示的是根据一替代实施例的集成电路的俯视平面图，图中显示位于一内存阵列中的p分接区；

图8所示的是根据一实施例的一连串剖视图，图中显示图7的集成电路的形成过程；