[发明专利]抑制非硅器件工程的缺陷的方法

说明书

一种设备包括含有具有第一晶格结构的沟道材料的器件，所述沟道材料位于由阱材料构成的阱上，所述阱材料具有匹配晶格结构，所述阱处于具有第二晶格结构的缓冲材料内，所述第二晶格结构不同于所述第一晶格结构。一种方法包括在缓冲材料内形成沟槽；在所述沟槽内形成n型阱材料，所述n型阱材料具有不同于所述缓冲材料的晶格结构的晶格结构；以及形成n型晶体管。一种系统包括具有处理器的计算机，所述处理器包括互补金属氧化物半导体电路，所述电路包括具有沟道材料的n型晶体管，所述沟道材料具有第一晶格结构，并且处于设置在缓冲材料内的阱上，所述缓冲材料具有不同于第一晶格结构的第二晶格结构，所述n型晶体管耦合至p型晶体管。

技术领域

半导体器件。

背景技术

对于过去的几十年而言，集成电路的特征的缩小已经成为了半导体工业的推动力。特征不断缩小使得半导体芯片的有限体量的实物上的功能单元的密度增大。例如，缩小晶体管的尺寸允许将更高数量的存储器件结合到芯片上，从而制造出具有提高的容量的产品。但是，不断追求更高的容量并非不存在问题。优化每一器件的性能的愿望变得越来越迫切。

获得P沟道和N沟道场效应晶体管(FET)的增强性能的一种重要的可能性就是采用相对于硅具有大晶格失配的沟道材料。形成于外延生长半导体异质结构，例如，形成于III-V族材料系内的器件提供了(例如)格外高的晶体管沟道载流子迁移率，其原因在于低有效质量以及降低的由delta 掺杂带来的杂质散射。这些器件提供了高驱动电流性能，并且未将来的低功率高速逻辑应用展现除了光明前景。但是，伴随着大的晶格失配，存在对器件成品率存在不利影响的线位错密度(TDD)或缺陷。对于互补金属氧化物半导体(CMOS)实现而言，基于硅或SOI衬底的对诸如III-V族材料和锗(Ge)的晶格失配材料的相互集成存在严峻的挑战。

附图说明

图1示出了在CMOS实现当中在衬底上包含NMOS三栅极器件和 PMOS三栅极器件的结构的实施例的顶部正面透视图。

图2示出了在CMOS实现当中包括NMOS栅极全围绕(all around)器件和PMOS栅极全围绕器件的结构的另一实施例的顶部正面透视图。

图3示出了衬底基础、衬底基础上的缓冲材料以及在被指定用于NMOS 结构的区域内形成于所述缓冲内的阱沟槽的顶部透视图。

图4示出了向阱沟槽内引入了缺陷俘获材料之后的图3的结构。

图5示出了在缓冲材料的上方表面上对用于NMOS和PMOS结构的隔离区进行构图并且在所述区域内引入器件层之后图4的结构。

图6示出了透过线6-6'的图5的结构的截面。

图7示出了透过线7-7'的图5的结构的截面。

图8示出了在器件层之上引入牺牲栅极氧化物和牺牲栅极之后透过线 6-6'的图5的结构的截面。

图9示出了在对牺牲栅极构图，对器件层的暴露部分进行掺杂以及在所述结构上淀积电介质层之后图8的结构的顶面正面透视图。

图10示出了在暴露出电介质层内的牺牲栅极之后图9的结构。

图11示出了计算装置的示意图。

具体实施方式

描述了半导体器件以及用于形成和使用半导体器件的方法。还针对 CMOS实现描述了由诸如III-V族半导体材料(对于NMOS而言)和锗材料(对于PMOS而言)的材料在硅上形成的NMOS器件和PMOS器件的相互集成。还介绍了减少缺陷向器件层的扩散的技术。