[发明专利]实现用户级线程的即时上下文切换的指令和微架构

说明书

处理器使用扩展寄存器集合的多个区块来存储多个用户级线程的上下文。当前区块寄存器提供指向当前活动的区块的指针。第一线程将其上下文(第一上下文)保存在扩展寄存器集合的第一区块中，而第二线程将其上下文(第二上下文)保存在扩展寄存器集合的第二区块中。当处理器接收用于在第一线程与第二线程之间交换上下文的指令时，处理器将指针从指向第一区块改为指向第二区块，并利用存储在第二区块中的第二上下文来执行第二线程。

技术领域

本公开涉及处理逻辑、微处理器以及相关联的指令集架构的领域，该指令集架构在被处理器或其他处理逻辑所执行时运行逻辑、数学或其他功能性操作。

背景技术

指令集或指令集架构(ISA)是计算机架构中与编程有关的部分，并且可包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处理、以及外部输入和输出(I/O)。术语指令在本申请中一般表示宏指令，宏指令是被提供给处理器(或指令转换器，该指令转换器(利用静态二进制转换、包括动态编译的动态二进制转换)转换、变形、仿真或以其他方式将指令转换成将由处理器处理的一个或多个其他指令)以供执行的指令——作为对比，微指令或微操作(微操作)是处理器的解码器解码宏指令的结果。

ISA与微架构不同，微架构是实现该指令集的处理器的内部设计。具有不同微架构的处理器可共享共同的指令集。例如，酷睿(Core^TM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices,Inc.)的诸多处理器执行几乎相同版本的x86指令集(在更新的版本中加入了一些扩展)，但具有不同的内部设计。例如，可利用公知技术(包括专用物理寄存器、利用寄存器重命名机制的一个或多个动态分配的物理寄存器等等)在不同微架构中以不同方式实现该ISA的同一寄存器架构。

现代处理器核通常支持多线程(multithreading)以提高其性能效率。例如，Xeon^TM核目前提供2路同时多线程(SMT)。增加每核的线程数量会给关键服务器应用带来更高的性能。然而，增加SMT线程的数量(从两个增加至四个或更多个)是非常复杂的、代价高的并且容易出错的。

替代的多线程方式是实现由应用软件管理的多个用户级线程。例如，系统使用软件机制来管理被称为纤程(fiber)的用户级线程。利用纤程或相似的方式，当第一纤程遇到长等待时间事件(例如I/O、非用户事件、等待信号标等等)时，应用可从第一纤程切换至第二纤程。可通过该应用来完整地处理和小心地调谐多个纤程的管理和执行。然而，由于纤程之间的代价高的切换损失(例如保存、回复、分支操作)，并且由于软件在高效地查明对于短和长等待时间的硬件停止事件应何时进行切换时的限制，纤程方式获得的性能提升非常有限。

附图说明

在附图中的诸个图中通过示例而非限制地示出各个实施例：

图1A是根据一个实施例的具有扩展寄存器集合的指令处理装置的框图。

图1B是根据一个实施例的具有扩展寄存器集合的寄存器架构的框图。

图2A示出根据一个实施例的用于存储多个hiber(硬件支持的纤程)上下文的存储器区域的示例。

图2B示出根据一个实施例的包括用于存储多个hiber(硬件支持的纤程)上下文的诸个区块(bank)的扩展寄存器集合的示例。

图2C示出根据一个实施例的包括用于存储多个hiber(硬件支持的纤程)上下文的诸个区块的扩展寄存器集合的另一示例。

图3示出根据一个实施例的被划分成用于存储多个hiber(硬件支持的纤程)上下文的诸个分区的向量寄存器的示例。

图4A示出包含可能导致高速缓冲未命中的指令的程序的示例。

图4B示出使用用于执行多个hiber(硬件支持的纤程)的状态交换指令的示例。