[发明专利]减小外围部件快速互连链路中的延迟

说明书

背景技术

技术领域

本发明所描述的实施例涉及减小数据链路上的延迟。更具体地，本发明所描述的实施例涉及减小端点和主机之间的外围部件快速互连链路上的延迟。

相关领域

许多现代计算机系统使用外围部件快速互连(PCIe)链路来在主机和端点之间通信。当未使用PCIe链路一段时间时，端点可通过使PCIe链路进入节电模式来尝试节省电力。通常，通过节电模式所节省的电力越多，PCIe链路退出节电模式并再次变得可操作所花的时间量就越长。

当主机上的操作系统尝试通过处于节电模式的PCIe链路与端点通信时，操作系统将不得不等待PCIe链路退出节电模式以允许恢复主机和端点之间的通信。当等待PCIe链路恢复时，该延迟可能会超过某些操作系统的允许的延迟容限，从而导致意料不到的或不可接受的行为并有可能导致不期望的用户体验。

附图说明

图1呈现了示出根据所描述的实施例的主机和端点之间的PCIe链路的框图。

图2呈现了示出根据所描述的实施例的端点的框图。

图3呈现了示出根据所描述的实施例的具有通过PCIe链路在耦接到端点上的端点固件的主机上工作的驱动器的操作系统的框图。

图4呈现了示出根据所描述的实施例的减小PCIe链路中的延迟的过程的流程图。

在附图中，类似的附图标号是指相同的附图元件。

具体实施方式

呈现以下描述是为了使得本领域的任何技术人员能够实现并使用所描述的实施例，并且以下描述在特定应用的上下文及其要求中被提供。对所描述的实施例的各种修改对于本领域的技术人员而言将是显而易见的，并且本文中所限定的一般原理可应用于其他实施例和应用，而不脱离所描述的实施例的实质和范围。因此，所描述的实施例不限于所示实施例，而是要被赋予符合本文所公开的原理和特征的最宽泛的范围。

在该具体实施方式中所描述的数据结构和代码通常存储在计算机可读存储介质上，该计算机可读存储介质可以是能够存储供具有计算能力的端点和/或主机使用的代码和/或数据的任何设备或介质。例如，计算机可读存储介质可包括易失性存储器或非易失性存储器，包括闪存存储器、随机存取存储器(RAM、SRAM、DRAM、RDRAM、DDR/DDR2/DDR3SDRAM等)、磁存储介质或光学存储介质(例如磁盘驱动器、磁带、CD、DVD)、或能够存储数据结构或代码的其他介质。需注意，在所描述的实施例中，计算机可读存储介质不包括非法定的计算机可读存储介质诸如传输信号。

该具体实施方式中所描述的方法和过程可被包括在硬件模块中。例如，硬件模块可包括但不限于一个或多个专用集成电路(ASIC)芯片、现场可编程门阵列(FPGA)、其他可编程逻辑器件、专用逻辑器件和微控制器。当硬件模块被激活时，硬件模块执行被包括在硬件模块内的方法和过程。在一些实施例中，硬件模块包括被执行指令(程序代码、固件等)配置为执行方法和过程的一个或多个通用电路。

在具体实施方式部分中所描述的方法和过程可被实施为代码和/或数据，该代码和/或数据可被存储在如上所述的计算机可读存储介质中。当具有计算能力的端点和/或主机读取和执行存储在计算机可读存储介质上的代码和/或数据时，端点和/或主机执行被实施为数据结构和代码并且被存储在计算机可读存储介质内的方法和过程。例如，在一些实施例中，处理子系统可从包括计算机可读存储介质的存储器子系统读取代码和/或数据，并且可执行代码和/或使用数据以执行该方法和过程。

在以下描述中，我们涉及“一些实施例”。需注意，“一些实施例”描述了所有可能实施例的子集，但并未始终规定实施例的相同子集。

综述

所描述的实施例执行用于减小主机和端点之间的外围部件快速互连(PCIe)链路中的延迟的操作。在所描述的实施例中，主机可包括可通过PCIe链路与端点通信的任何主机设备。一般来讲，主机包括将主机上的处理器和存储器耦接到PCIe链路的根复合体。端点通常为通过PCIe链路与主机通信的设备。PCIe链路可为符合PCI特别兴趣小组(PIC-SIG)PCIe规范(例如，PCI Express 3.0基本规范修订版3.0)的PCIe链路。